JAJSNU2G December   1982  – February 2025 SN54HC373 , SN74HC373

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 概要
  4. 3 ピン構成および機能
  5. 4 仕様
    1. 4.1 絶対最大定格
    2. 4.2 推奨動作条件
    3. 4.3 熱に関する情報
    4. 4.4 電気的特性
    5. 4.5 タイミング要件
    6. 4.6 スイッチング特性
    7. 4.7 スイッチング特性
    8. 4.8 動作特性
  6. 5 パラメータ測定情報
    1.     15
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
    4. 6.4 デバイスの機能モード
  8. 7 アプリケーションと実装
    1. 7.1 アプリケーション情報
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 設計要件
        1. 7.2.1.1 電源に関する考慮事項
        2. 7.2.1.2 入力に関する考慮事項
        3. 7.2.1.3 出力に関する考慮事項
      2. 7.2.2 詳細な設計手順
      3. 7.2.3 アプリケーション曲線
    3. 7.3 電源に関する推奨事項
    4. 7.4 レイアウト
      1. 7.4.1 レイアウトのガイドライン
      2. 7.4.2 レイアウト例
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 ドキュメントのサポート
      1. 8.1.1 関連資料
    2. 8.2 ドキュメントの更新通知を受け取る方法
    3. 8.3 サポート・リソース
    4. 8.4 商標
    5. 8.5 静電気放電に関する注意事項
    6. 8.6 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • W|20
  • J|20
  • FK|20
サーマルパッド・メカニカル・データ
発注情報

2 概要

これらの 8 ビット ラッチは、大きな容量性負荷または比較的低いインピーダンスの負荷の駆動用に設計された 3 ステート出力を備えています。特に、バッファ レジスタ、I/O ポート、双方向バス ドライバ、作業レジスタの実装に適しています。

’HC373 デバイスの 8 つのラッチは、トランスペアレント D タイプ ラッチです。ラッチ イネーブル (LE) 入力が HIGH の場合、Q 出力はデータ (D) 入力に従います。LE を LOW にすると、D 入力で設定されたレベルで Q 出力がラッチされます。

製品情報
部品番号 パッケージ (1) 本体サイズ (2)
SN74HC373 DW (SOIC、20) 12.80mm × 7.50mm
DB (SSOP、20) 7.20mm × 5.30mm
N (PDIP、20) 25.40mm × 6.35mm
NS (SOP、20) 15.00mm × 5.30mm
PW (TSSOP、20) 6.50mm × 4.40mm
SN54HC373 J (CDIP、20) 26.92mm × 6.92mm
FK (LCCC、20) 8.89mm × 8.45mm
W (CFP、20) 13.72mm × 6.92mm
(1) 詳細については、セクション 10 を参照してください。
(2) 本体サイズ (長さ×幅) は公称値であり、ピンは含まれません。
SN54HC373 SN74HC373 論理図 (正論理)論理図 (正論理)