JAJSFO2I september   2012  – october 2020 SN65DSI83

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 Revision History
  6. 5 Pin Configuration and Functions
  7. 6 Specifications
    1. 6.1 Absolute Maximum Ratings #GUID-BDB96F65-5C5F-4805-AA4B-B71B15ADA38F/SLLSEB91839
    2. 6.2 ESD Ratings
    3. 6.3 Recommended Operating Conditions
    4. 6.4 Thermal Information
    5. 6.5 Electrical Characteristics
    6. 6.6 Timing Requirements
    7. 6.7 Switching Characteristics
  8. 7 Detailed Description
    1. 7.1 Overview
    2. 7.2 Functional Block Diagram
    3. 7.3 Feature Description
      1. 7.3.1 Clock Configurations and Multipliers
      2. 7.3.2 ULPS
      3. 7.3.3 LVDS Pattern Generation
    4. 7.4 Device Functional Modes
      1. 7.4.1 Reset Implementation
      2. 7.4.2 Initialization Sequence
      3. 7.4.3 LVDS Output Formats
      4. 7.4.4 DSI Lane Merging
      5. 7.4.5 DSI Pixel Stream Packets
      6. 7.4.6 DSI Video Transmission Specifications
    5. 7.5 Programming
      1. 7.5.1 Local I2C Interface Overview
    6. 7.6 Register Maps
      1. 7.6.1 Control and Status Registers Overview
  9. 8 Application and Implementation
    1. 8.1 Application Information
      1. 8.1.1 Video STOP and Restart Sequence
      2. 8.1.2 Reverse LVDS Pin Order Option
      3. 8.1.3 IRQ Usage
    2. 8.2 Typical Application
      1. 8.2.1 Design Requirements
      2. 8.2.2 Detailed Design Procedure
        1. 8.2.2.1 Example Script
      3. 8.2.3 Application Curve
  10. 9 Power Supply Recommendations
    1. 9.1 VCC Power Supply
    2. 9.2 VCORE Power Supply
  11. 10Layout
    1. 10.1 Layout Guidelines
      1. 10.1.1 Package Specific
      2. 10.1.2 Differential Pairs
      3. 10.1.3 Ground
    2. 10.2 Layout Example
  12. 11Device and Documentation Support
    1. 11.1 Receiving Notification of Documentation Updates
    2. 11.2 Community Resources
    3. 11.3 Trademarks
  13.   Mechanical, Packaging, and Orderable Information

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

3 概要

DSI から FlatLink へのブリッジ・デバイスである SN65DSI83 は、シングル・チャネルの MIPI D-PHY レシーバ・フロントエンド構成で、チャネルごとに 4 レーンがあり、それぞれ 1Gbps で動作し、最大入力帯域幅は 4Gbps です。このブリッジは MIPI DSI 18bpp RGB666 および 24bpp RGB888 パケットをデコードし、フォーマットされたビデオ・データストリームを、25MHz～154MHz のピクセル・クロックで動作する FlatLink 互換の LVDS 出力に変換して、リンクごとに 4 つのデータ・レーンを持つシングル・リンク LVDS を提供します。

SN65DSI83 デバイスは、最高で WUXGA 1920 × 1200、毎秒 60 フレーム、24bpp を、低ブランキングでサポートします。SN65DSI83 デバイスは、60fps の 1366 × 768 / 1280 × 800、18bpp および 24bpp のアプリケーションにも適しています。DSI と LVDS のインターフェイス間のデータ・ストリーム・ミスマッチに適応するため、部分的なライン・バッファが実装されています。

SN65DSI83 デバイスは産業用準拠のインターフェイス・テクノロジで設計されており、広範なマイクロプロセッサと互換性があり、低スイング LVDS 出力や、MIPI 定義の超低消費電力状態 (ULPS) サポートなど、多様な電力管理機能が設計に組み入れられています。

SN65DSI83 デバイスは外形の小さな 5mm × 5mm、0.5mm ピッチの nFBGA パッケージに実装されており、-40℃～85℃の温度範囲で動作します。

製品情報(1)
部品番号 パッケージ 本体サイズ
SN65DSI83 nFBGA (64) 5.00mm × 5.00mm
(1) 利用可能なすべてのパッケージについては、このデータシートの末尾にある注文情報を参照してください。
GUID-B9385C84-C5EC-4BBC-ACC4-4AE729381256-low.png代表的なアプリケーション