JAJSFO2I september   2012  – october 2020 SN65DSI83

PRODUCTION DATA  

  1.   1
  2. 特長
  3. アプリケーション
  4. 概要
  5. Revision History
  6. Pin Configuration and Functions
  7. Specifications
    1. 6.1 Absolute Maximum Ratings #GUID-BDB96F65-5C5F-4805-AA4B-B71B15ADA38F/SLLSEB91839
    2. 6.2 ESD Ratings
    3. 6.3 Recommended Operating Conditions
    4. 6.4 Thermal Information
    5. 6.5 Electrical Characteristics
    6. 6.6 Timing Requirements
    7. 6.7 Switching Characteristics
  8. Detailed Description
    1. 7.1 Overview
    2. 7.2 Functional Block Diagram
    3. 7.3 Feature Description
      1. 7.3.1 Clock Configurations and Multipliers
      2. 7.3.2 ULPS
      3. 7.3.3 LVDS Pattern Generation
    4. 7.4 Device Functional Modes
      1. 7.4.1 Reset Implementation
      2. 7.4.2 Initialization Sequence
      3. 7.4.3 LVDS Output Formats
      4. 7.4.4 DSI Lane Merging
      5. 7.4.5 DSI Pixel Stream Packets
      6. 7.4.6 DSI Video Transmission Specifications
    5. 7.5 Programming
      1. 7.5.1 Local I2C Interface Overview
    6. 7.6 Register Maps
      1. 7.6.1 Control and Status Registers Overview
  9. Application and Implementation
    1. 8.1 Application Information
      1. 8.1.1 Video STOP and Restart Sequence
      2. 8.1.2 Reverse LVDS Pin Order Option
      3. 8.1.3 IRQ Usage
    2. 8.2 Typical Application
      1. 8.2.1 Design Requirements
      2. 8.2.2 Detailed Design Procedure
        1. 8.2.2.1 Example Script
      3. 8.2.3 Application Curve
  10. Power Supply Recommendations
    1. 9.1 VCC Power Supply
    2. 9.2 VCORE Power Supply
  11. 10Layout
    1. 10.1 Layout Guidelines
      1. 10.1.1 Package Specific
      2. 10.1.2 Differential Pairs
      3. 10.1.3 Ground
    2. 10.2 Layout Example
  12. 11Device and Documentation Support
    1. 11.1 Receiving Notification of Documentation Updates
    2. 11.2 Community Resources
    3. 11.3 Trademarks
  13.   Mechanical, Packaging, and Orderable Information

パッケージ・オプション

メカニカル・データ(パッケージ|ピン)
サーマルパッド・メカニカル・データ
発注情報

特長

  • MIPI® D-PHY バージョン 1.00.00 物理レイヤ・フロントエンドおよび Display Serial Interface (DSI) バージョン 1.02.00 を実装
  • シングル・チャネル DSI レシーバを、チャネルごとに 1、2、3、4 本の D-PHY データ・レーンとして構成し、レーンごとに最高 1Gbps で動作可能
  • 18bpp および 24bpp の DSI ビデオ・パケットを RGB666 および RGB888 フォーマットでサポート
  • 最大解像度:60fps WUXGA
    1920 × 1200、18bpp および 24bpp カラー (低ブランキング)。60fps、1366 × 768 / 1280 × 800 (18bpp および 24bpp) のディスプレイにも適切
  • シングル・リンク LVDS 用 FlatLink™ 出力
  • シングル・チャネル DSI からシングル・リンク LVDS への動作モードをサポート
  • LVDS 出力クロック範囲:25MHz~154MHz
  • LVDS ピクセル・クロックはフリーランニングの連続 D-PHY クロックまたは外部リファレンス・クロック (REFCLK) により供給
  • 1.8V のメイン VCC 電源
  • 低消費電力機能として、シャットダウン・モード、低減 LVDS 出力電圧スイング、同相、MIPI 超低消費電力状態 (ULPS) をサポート
  • PCB 配線を簡素化するため、LVDS チャネル・スワップおよび LVDS ピン順序の反転機能を搭載
  • ESD 定格 ±2kV (HBM)
  • 64 ピン、5mm × 5mm の nFBGA (ZXH) パッケージ
  • 温度範囲:-40℃~85℃