JAJSKL8E june 2006 – october 2020 SN65LVDS302
PRODUCTION DATA
SN65LVDS302 レシーバは、FlatLink™3G 準拠のシリアル入力データを 27 のパラレル・データ出力にデシリアライズします。SN65LVDS302 レシーバには、1、2、または 3 つのシリアル入力から 30 ビットをロードする 1 つのシフト・レジスタが含まれており、パリティ・ビットをチェックした後、24 のピクセル・ビットと 3 つの制御ビットをパラレル CMOS 出力にラッチします。パリティ・チェックで正しいパリティが確認された場合、チャネル・パリティ・エラー (CPE) 出力は Low のままです。パリティ・エラーが検出された場合、CPE 出力は高パルスを生成し、データ出力バスは新しく受信したピクセルを無視します。代わりに、最後のデータ・ワードが、別のクロック・サイクルの間、出力バスに保持されます。
部品番号 | パッケージ | 本体サイズ (公称) |
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SN65LVDS302 | nFBGA (80) | 5.00mm × 5.00mm |