JAJSVB6
September 2024
SN74AC3G98
ADVANCE INFORMATION
1
1
特長
2
アプリケーション
3
概要
4
ピン構成および機能
5
仕様
5.1
絶対最大定格
5.2
ESD 定格
5.3
電気的特性
5.4
推奨動作条件
5.5
熱に関する情報
5.6
スイッチング特性
6
パラメータ測定情報
7
詳細説明
7.1
概要
7.2
機能ブロック図
7.3
機能説明
7.3.1
平衡化された CMOS プッシュプル出力
7.3.2
CMOS シュミット トリガ入力
7.3.3
クランプ ダイオード構造
7.4
デバイスの機能モード
7.5
組み合わせロジックの構成
8
アプリケーションと実装
8.1
アプリケーション情報
8.2
代表的なアプリケーション
8.2.1
設計要件
8.2.1.1
電源に関する考慮事項
8.2.1.2
入力に関する考慮事項
8.2.1.3
出力に関する考慮事項
8.2.2
詳細な設計手順
8.2.3
アプリケーション曲線
8.2.4
電源に関する推奨事項
8.2.5
レイアウト
8.2.5.1
レイアウトのガイドライン
8.2.5.2
レイアウト例
9
デバイスおよびドキュメントのサポート
9.1
ドキュメントの更新通知を受け取る方法
9.2
サポート・リソース
9.3
商標
9.4
静電気放電に関する注意事項
9.5
用語集
10
改訂履歴
11
メカニカル、パッケージ、および注文情報
11.1
テープおよびリール情報
11.2
メカニカル データ
パッケージ・オプション
メカニカル・データ(パッケージ|ピン)
BQA|14
MPQF538A
サーマルパッド・メカニカル・データ
発注情報
jajsvb6_oa
8.2.2
詳細な設計手順
V
CC
と GND の間にデカップリング コンデンサを追加します。このコンデンサは、物理的にデバイスの近く、かつ V
CC
ピンと GND ピンの両方に電気的に近づけて配置する必要があります。レイアウト例を「レイアウト」セクションに示します。
出力の容量性負荷は、必ず 50pF 以下になるようにします。これは厳密な制限ではありませんが、設計上、性能が最適化されます。これは、
SN74AC3G98
から 1 つまたは複数の受信デバイスまでのトレースを短い適切なサイズにすることで実現できます。
出力の抵抗性負荷を (V
CC
/I
O(max)
)Ω より大きくします。これを行うと、「絶対最大定格」の最大出力電流に違反するのを防ぐことができます。ほとんどの CMOS 入力は、MΩ 単位で測定される抵抗性負荷を備えています。これは、上記で計算される最小値よりはるかに大きい値です。
熱の問題がロジック ゲートにとって問題となることはほとんどありません。ただし、消費電力と熱の上昇は、アプリケーション レポート
『CMOS 消費電力と CPD の計算』
に記載されている手順を使用して計算できます。