JAJSS20A November   2023  – March 2024 SN74AC573-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング特性
    7. 5.7 スイッチング特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 平衡化された CMOS 3 ステート出力
      2. 6.3.2 ラッチ ロジック
      3. 6.3.3 標準 CMOS 入力
      4. 6.3.4 クランプ ダイオード構造
    4. 6.4 デバイスの機能モード
  8. 7 アプリケーションと実装
    1. 7.1 アプリケーション情報
    2. 7.2 代表的なアプリケーション
    3. 7.3 設計要件
      1. 7.3.1 電源に関する考慮事項
      2. 7.3.2 入力に関する考慮事項
      3. 7.3.3 出力に関する考慮事項
    4. 7.4 詳細な設計手順
    5. 7.5 アプリケーション曲線
    6. 7.6 電源に関する推奨事項
    7. 7.7 レイアウト
      1. 7.7.1 レイアウトのガイドライン
      2. 7.7.2 レイアウト例
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 ドキュメントのサポート
      1. 8.1.1 関連資料
    2. 8.2 ドキュメントの更新通知を受け取る方法
    3. 8.3 サポート・リソース
    4. 8.4 商標
    5. 8.5 静電気放電に関する注意事項
    6. 8.6 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • RKS|20
  • PW|20
サーマルパッド・メカニカル・データ
発注情報

3 概要

SN74AC573-Q1 は、共有 3 ステート出力とラッチ制御を備えた 8 つのトランスペアレント D タイプ ラッチを内蔵しています。

パッケージ情報
部品番号パッケージ (1)パッケージ サイズ(2)本体サイズ (3)
SN74AC573-Q1 PW (TSSOP、20) 6.5 mm × 6.4 mm 6.50mm x 4.40mm
RKS (WQFN、20)4.5 mm × 2.5 mm4.5 mm × 2.5 mm
(1) 詳細については、セクション 10 を参照してください。
(2) パッケージ サイズ (長さ×幅) は公称値であり、該当する場合はピンも含まれます
(3) 本体サイズ (長さ×幅) は公称値であり、ピンは含まれません。
SN74AC573-Q1 論理図 (正論理)論理図 (正論理)