JAJSNU2F December   1982  – April 2022 SN54HC373 , SN74HC373

PRODUCTION DATA  

  1. 1 特長
  2. 2 概要
  3. 3 Revision History
  4. 4 Pin Configuration and Functions
  5. 5 Specifications
    1. 5.1 Absolute Maximum Ratings
    2. 5.2 Recommended Operating Conditions (1)
    3. 5.3 Thermal Information
    4. 5.4 Electrical Characteristics
    5. 5.5 Timing Requirements
    6. 5.6 Switching Characteristics
    7. 5.7 Switching Characteristics
    8. 5.8 Operating Characteristics
  6. 6 Parameter Measurement Information
    1.     15
  7. 7 Detailed Description
    1. 7.1 Overview
    2. 7.2 Functional Block Diagram
    3. 7.3 Device Functional Modes
  8. 8 Power Supply Recommendations
  9. 9 Layout
    1. 9.1 Layout Guidelines
  10. 10Device and Documentation Support
    1. 10.1 Receiving Notification of Documentation Updates
    2. 10.2 サポート・リソース
    3. 10.3 Trademarks
    4. 10.4 Electrostatic Discharge Caution
    5. 10.5 Glossary
  11. 11Mechanical, Packaging, and Orderable Information

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • DB|20
  • NS|20
  • N|20
  • DW|20
  • PW|20
サーマルパッド・メカニカル・データ
発注情報

2 概要

これらの 8 ビット・ラッチは、大きな容量性負荷または比較的低いインピーダンスの負荷の駆動用に設計された 3 ステート出力を備えています。特に、バッファ・レジスタ、I/O ポート、双方向バス・ドライバ、作業レジスタの実装に適しています。

’HC373 デバイスの 8 つのラッチは、トランスペアレント D タイプ・ラッチです。ラッチ・イネーブル (LE) 入力が HIGH の場合、Q 出力はデータ (D) 入力に従います。LE を LOW にすると、D 入力で設定されたレベルで Q 出力がラッチされます。

製品情報
部品番号 パッケージ(1) 本体サイズ (公称)
SN74HC373DW SOIC (20) 12.80mm × 7.50mm
SN74HC373DBR SSOP (20) 7.20mm × 5.30mm
SN74HC373N PDIP (20) 25.40mm × 6.35mm
SN74HC373NSR SO (20) 15.00mm × 5.30mm
SN74HC373PW TSSOP (20) 6.50mm × 4.40mm
SN54HC373J CDIP (20) 26.92mm × 6.92mm
SNJ54HC373FK LCCC (20) 8.89mm × 8.45mm
SNJ54HC373W CFP (20) 13.72mm × 6.92mm
(1) 利用可能なパッケージについては、このデータシートの末尾にある注文情報を参照してください。
GUID-20210927-SS0I-Q521-HNVB-CQLNZ9TLV5GB-low.png論理図 (正論理)