JAJSOT0E September   2013  – March 2024 SN74LV1T08

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 関連製品
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 スイッチング特性
    7. 6.7 動作特性
    8. 6.8 代表的特性
  8. 7 パラメータ測定情報
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 平衡化された CMOS プッシュプル出力
      2. 8.3.2 LVxT 拡張入力電圧
        1. 8.3.2.1 昇圧変換
        2. 8.3.2.2 降圧変換
      3. 8.3.3 クランプ ダイオード構造
    4. 8.4 デバイスの機能モード
  10. 9 アプリケーションと実装
    1. 9.1 電源に関する推奨事項
    2. 9.2 レイアウト
      1. 9.2.1 レイアウトのガイドライン
      2. 9.2.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート (アナログ)
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

4 関連製品

デバイス パッケージ 説明
SN74LV1T00 DCK、DBV 2 入力、正論理 NAND ゲート
SN74LV1T02 DCK、DBV 2 入力、正論理 NOR ゲート
SN74LV1T04 DCK、DBV インバータ・ゲート
SN74LV1T08 DCK、DBV 2 入力、正論理 AND ゲート
SN74LV1T17 DCK、DBV シングル・シュミット・トリガ・バッファ・ゲート
SN74LV1T14 DCK、DBV シングル・シュミット・トリガ・インバータ・ゲート
SN74LV1T32 DCK、DBV 2 入力、正論理 OR ゲート
SN74LV1T34 DCK、DBV シングル・バッファ・ゲート
SN74LV1T86 DCK、DBV シングル、2 入力、XOR ゲート
SN74LV1T125 DCK、DBV 3 ステート出力付き、シングル・バッファ・ゲート
SN74LV1T126 DCK、DBV 3 ステート出力付き、シングル・バッファ・ゲート
SN74LV4T125 RGY、PW 3 ステート出力付き、クワッド・バス・バッファ・ゲート