JAJSVF5 October   2024 SN74LV4040B-EP

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性
    6. 5.6  タイミング要件、VCC = 2.5 V ± 0.2 V
    7. 5.7  タイミング要件、VCC = 3.3 V ± 0.3 V
    8. 5.8  タイミング要件、VCC = 5 V ± 0.5 V
    9. 5.9  スイッチング特性、VCC = 2.5 V ± 0.2 V
    10. 5.10 スイッチング特性、VCC = 3.3 V ± 0.3 V
    11. 5.11 スイッチング特性、VCC = 5 V ± 0.5 V
    12. 5.12 ノイズ特性
    13. 5.13 動作特性
  7. 6 代表的特性
  8. 7 パラメータ測定情報
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 平衡化された CMOS プッシュプル出力
      2. 8.3.2 ラッチ ロジック
      3. 8.3.3 標準 CMOS 入力
    4. 8.4 デバイスの機能モード
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
        1. 9.2.1.1 電源に関する考慮事項
        2. 9.2.1.2 入力に関する考慮事項
        3. 9.2.1.3 出力に関する考慮事項
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

3 概要

SN74LV4040B-EP は 12 ビット非同期バイナリカウンタで、すべての段の出力を外部で使用できます。クリア (CLR) 入力が HIGH レベルになると、非同期でカウンタをクリアし、すべての出力を LOW にリセットします。クロック (CLK) 入力が HIGH から LOW へ遷移するときに、カウントが進みます。アプリケーションとしては、時間遅延回路、カウンタ制御、周波数分割回路があります。

SN74LV4040B-EP は、Ioff を使用する部分的パワーダウン アプリケーション用に完全に動作が規定されています。Ioff 回路が出力をディセーブルにするため、電源切断時にデバイスに電流が逆流して損傷に至ることを回避できます。

パッケージ情報
部品番号パッケージ1パッケージ サイズ 2本体サイズ (公称)3
SN74LV4040B-EPPW (TSSOP、16)5 mm × 6.4mm5 mm × 4.4mm
  1. 詳細については、セクション 12 を参照してください。
  2. パッケージ サイズ (長さ × 幅) は公称値であり、該当する場合はピンも含まれます。
  3. 本体サイズ (長さ×幅) は公称値であり、ピンは含まれません。
SN74LV4040B-EP 概略論理図 (正論理)図 3-1 概略論理図 (正論理)