JAJSR25 August   2023 SN74LV595B-EP

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 改訂履歴
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  熱に関する情報
    5. 6.5  電気的特性
    6. 6.6  タイミング要件、VCC = 2.5V ± 0.2V
    7. 6.7  タイミング要件、VCC = 3.3V ± 0.3V
    8. 6.8  タイミング要件、VCC = 5V ± 0.5V
    9. 6.9  スイッチング特性、VCC = 2.5V ± 0.2V
    10. 6.10 スイッチング特性、VCC = 3.3V ± 0.3V
    11. 6.11 スイッチング特性、VCC = 5V ± 0.5V
    12. 6.12 ノイズ特性
    13. 6.13 動作特性
    14. 6.14 標準的特性
  8. 7 パラメータ測定情報
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 平衡な CMOS 3 ステート出力
      2. 8.3.2 ラッチ・ロジック
      3. 8.3.3 部分的パワーダウン (Ioff)
      4. 8.3.4 クランプ・ダイオード構造
    4. 8.4 デバイスの機能モード
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 電源に関する検討事項
      2. 9.2.2 入力に関する検討事項
      3. 9.2.3 出力に関する検討事項
      4. 9.2.4 詳細な設計手順
      5. 9.2.5 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

8.1 概要

SN74LV595B-EP には、8 ビットのシリアル・イン、パラレル・アウトのシフト・レジスタが内蔵されており、8 ビットの D タイプ・ストレージ・レジスタへデータを供給します。ストレージ・レジスタはパラレル 3 ステート出力を備えています。シフト・レジスタとストレージ・レジスタの両方に、それぞれ独立したクロックが供給されます。シフト・レジスタは、ダイレクト・オーバーライディング・クリア (SRCLR) 入力、シリアル (SER) 入力、カスケード接続用シリアル出力を備えています。出力イネーブル (OE) 入力が High のとき、QH' を除くすべての出力が高インピーダンス状態になります。

シフト・レジスタ・クロック (SRCLK) とストレージ・レジスタ・クロック (RCLK) はどちらもポジティブ・エッジ・トリガです。両方のクロックが一緒に接続されている場合、シフト・レジスタはストレージ・レジスタより 1 クロック・パルス前になります。

電源投入または電源切断時に高インピーダンス状態を確保するため、OE はプルアップ抵抗経由で VCC に結線します。この抵抗の最小値は、ドライバの電流シンク能力によって決定されます。

このデバイスは、Ioff を使用する部分的パワーダウン・アプリケーション用に完全に動作が規定されています。Ioff 回路が出力をディセーブルにするので、電源切断時にデバイスに電流が逆流して損傷に至ることを回避できます。