JAJSVC2A September   2024  – October 2024 SN74LV8T244-EP

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 スイッチング特性
    7. 5.7 代表的特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
  9. 8 機能説明
    1. 8.1 平衡化された CMOS 3 ステート出力
    2. 8.2 LVxT 拡張入力電圧
    3. 8.3 クランプ ダイオード構造
  10. 9 デバイスの機能モード
  11. 10アプリケーションと実装
    1. 10.1 アプリケーション情報
    2. 10.2 代表的なアプリケーション
      1. 10.2.1 設計要件
        1. 10.2.1.1 電源に関する考慮事項
        2. 10.2.1.2 入力に関する考慮事項
        3. 10.2.1.3 出力に関する考慮事項
      2. 10.2.2 詳細な設計手順
      3. 10.2.3 アプリケーション曲線
    3. 10.3 電源に関する推奨事項
    4. 10.4 レイアウト
      1. 10.4.1 レイアウトのガイドライン
      2. 10.4.2 レイアウト例
  12. 11デバイスおよびドキュメントのサポート
    1. 11.1 ドキュメントのサポート
      1. 11.1.1 関連資料
    2. 11.2 ドキュメントの更新通知を受け取る方法
    3. 11.3 サポート・リソース
    4. 11.4 商標
    5. 11.5 静電気放電に関する注意事項
    6. 11.6 用語集
  13. 12改訂履歴
  14. 13メカニカル、パッケージ、および注文情報
    1. 13.1 テープおよびリール情報
    2. 13.2 メカニカル データ

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

8.1 平衡化された CMOS 3 ステート出力

このデバイスには、平衡化された CMOS 3 ステート出力が内蔵されています。High、Low、高インピーダンスが、これらの出力が取り得る 3 つの状態です。平衡化という用語は、このデバイスが類似の電流に対するシンクとソースを行えることを示します。このデバイスの駆動能力により、軽負荷に高速エッジが生成される場合があるため、リンギングを防ぐために配線と負荷の条件を考慮する必要があります。さらに、このデバイスの出力は、デバイスを損傷することなく維持できる以上に大きな電流を駆動できます。過電流による損傷を防止するため、デバイスの出力電力を制限することが重要です。「絶対最大定格」で定義されている電気的および熱的制限を常に順守してください。

高インピーダンス状態に移行したとき、出力は電流のソースとシンクのどちらも行いません。ただし、「電気的特性」表に定義されている小さなリーク電流は例外です。高インピーダンス状態では、出力電圧はデバイスによって制御されず、外部要因に依存します。ノードに他のドライバが接続されていない場合、これはフローティング ノードと呼ばれ、電圧は不明です。出力にプルアップ抵抗またはプルダウン抵抗を接続することで、高インピーダンス状態の出力に既知の電圧を供給できます。抵抗の値は、寄生容量や消費電力の制限など複数の要因に依存します。通常、これらの要件を満たすために 10kΩ の抵抗を使用できます。

未使用の 3 ステート CMOS 出力は、未接続のままにする必要があります。