JAJSVA5A August   2024  – October 2024 SN74LV8T373-EP

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング特性
    7. 5.7 スイッチング特性
    8. 5.8 代表的特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 平衡化された CMOS 3 ステート出力
      2. 7.3.2 LVxT 拡張入力電圧
        1. 7.3.2.1 昇圧変換
        2. 7.3.2.2 降圧変換
    4. 7.4 デバイスの機能モード
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
        1. 8.2.1.1 電源に関する考慮事項
        2. 8.2.1.2 入力に関する考慮事項
        3. 8.2.1.3 出力に関する考慮事項
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 テープおよびリール情報
    2. 11.2 メカニカル データ

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.1 概要

SN74LV8T373-EP には 8 つの D タイプ ラッチが搭載されています。すべてのチャネルがラッチ イネーブル (LE) 入力と出力イネーブル (OE) 入力を共有しています。

ラッチがイネーブル (LE が High) のとき、D 入力から Q 出力へのデータの通過が許可されます。

ラッチがディセーブルのとき (LE が Low のとき)、D 入力の変化に関係なく、Q 出力は直前の状態を保持します。

スタートアップ時にラッチ イネーブル (LE) 入力が Low に保持されている場合、すべてのデータ (D) 入力に有効な入力信号が供給されてラッチ イネーブル (LE) 入力が High に駆動されるまで、すべてのチャネルの出力状態は不定です。

出力がイネーブルのとき (OE が Low のとき)、出力はアクティブになって Low または High に駆動されます。

出力がディセーブルのとき (OE が High のとき)、出力は高インピーダンス状態に設定されます。

アクティブ Low の出力イネーブル (OE) は、ラッチに保存されている状態には影響しません。