JAJSTA7 February   2024 SN74LV8T594

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 熱に関する情報
    4. 5.4 推奨動作条件
    5. 5.5 電気的特性
    6. 5.6 タイミング特性
    7.     13
    8. 5.7 スイッチング特性
    9. 5.8 ノイズ特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 デバイスの機能モード
  9. 8 機能説明
    1. 8.1 平衡化された CMOS プッシュプル出力
    2. 8.2 既知のパワーアップ状態でのラッチ論理
    3. 8.3 LVxT 拡張入力電圧
    4. 8.4 クランプ ダイオード構造
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
        1. 9.2.1.1 電源に関する考慮事項
        2. 9.2.1.2 入力に関する検討事項
        3. 9.2.1.3 出力に関する考慮事項
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • BQB|16
  • PW|16
サーマルパッド・メカニカル・データ
発注情報

7.1 概要

SN74LV8T594 は、8 ビットの D タイプ ストレージ レジスタへデータを供給する 8 ビットのシフト レジスタです。シフト レジスタ クロック (SRCLK) とストレージ レジスタ クロック (RCLK) はどちらもポジティブ エッジ トリガです。両方のクロックが一緒に接続されている場合、シフト レジスタはストレージ レジスタより常に 1 クロック パルス前になります。

内部シフト レジスタにはアクティブ Low の非同期クリア入力 (SRCLR) があり、すべてのレジスタを強制的に Low 状態にします。

出力レジスタにはアクティブ Low の非同期クリア入力 (RCLR) があり、すべてのレジスタを強制的に Low 状態にします。

QH 出力は、内部シフト レジスタの最終段への直接接続を提供します。この信号をシリアル データ入力として別のシフト レジスタ デバイスに入力し、シフト レジスタのカスケードを作成できます。