JAJSTU9 March   2024 SN74LV8T595-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング特性
    7. 5.7 スイッチング特性
    8. 5.8 ノイズ特性
    9. 5.9 代表的特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 平衡化された CMOS プッシュプル出力
      2. 7.3.2 平衡化された CMOS 3 ステート出力
      3. 7.3.3 既知のパワーアップ状態でのラッチ論理
      4. 7.3.4 LVxT 拡張入力電圧
      5. 7.3.5 ウェッタブル フランク
      6. 7.3.6 クランプ ダイオード構造
    4. 7.4 デバイスの機能モード
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
        1. 8.2.1.1 電源に関する考慮事項
        2. 8.2.1.2 入力に関する考慮事項
        3. 8.2.1.3 出力に関する考慮事項
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

8.1 アプリケーション情報

このアプリケーションでは、SN74LV8T595-Q1 を使用して 7 セグメント ディスプレイを制御します。この実装では、シリアル出力を利用し、いくつかの入力信号を組み合わせることで、ディスプレイの制御に必要な I/O ピンの数を 16 個から 4 個に削減します。他の I/O エクスパンダとは異なり、SN74LV8T595-Q1 では、制御用の通信インターフェイスは必要ありません。シンプルな GPIO ピンで簡単に動作できます。

ディスプレイをオフにする必要がある場合や、輝度を制御するために PWM 信号に接続する必要がある場合、OE ピンを使用して出力を簡単にディスエーブルにすることができます。ただし、このピンを Low に接続し、SN74LV8T595-Q1 の出力をそれに応じて制御してすべての出力をオフにすることができ、必要な I/O を 3 つに減らすことができます。カスケード接続可能な SN74LV8T595-Q1 デバイスの数に、実際の制限はありません。デバイスをさらに追加する場合、シリアル出力を以下のシリアル入力に接続し、それに応じてクロックを接続する必要があります。シフト レジスタと出力レジスタを別々に制御することで、次の桁のデータがシフト レジスタにロードされている間に目的の桁を表示できます。

電源投入時、シフト レジスタと出力レジスタの初期状態は不明です。シフト レジスタと出力レジスタを定義された状態にするには、シフト レジスタをクリアしてから、シフト レジスタと出力レジスタにクロックを供給する必要があります。図 8-1 に示すように、シフト レジスタをオール ゼロに初期化するため、RC 回路を SRCLR ピンに接続できます。OE ピンを抵抗でプルアップすることで、出力をハイ インピーダンス状態にしたまま上記のプロセスを実行できるため、表示不良の原因となる誤データを防止できます。