JAJSUI9Q January   1993  – August 2024 SN74LVC10A

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 概要
  4. 3 ピン構成および機能
  5. 4 仕様
    1. 4.1 絶対最大定格
    2. 4.2 ESD 定格
    3. 4.3 推奨動作条件
    4. 4.4 熱に関する情報
    5. 4.5 電気的特性
    6. 4.6 スイッチング特性
    7. 4.7 動作特性
  6. 5 パラメータ測定情報
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 デバイスの機能モード
  8. 7 アプリケーションと実装
    1. 7.1 電源に関する推奨事項
    2. 7.2 レイアウト
      1. 7.2.1 レイアウトのガイドライン
      2. 7.2.2 レイアウト例
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 ドキュメントのサポート (アナログ)
      1. 8.1.1 関連リンク
    2. 8.2 ドキュメントの更新通知を受け取る方法
    3. 8.3 サポート・リソース
    4. 8.4 商標
    5. 8.5 静電気放電に関する注意事項
    6. 8.6 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • D|14
  • RGY|14
  • PW|14
  • DB|14
  • BQA|14
  • NS|14
サーマルパッド・メカニカル・データ
発注情報

2 概要

このトリプル 3 入力正論理 NAND ゲートは、1.65V～3.6V の VCC で動作するように設計されています。

パッケージ情報
部品番号 パッケージ サイズ(1) パッケージ サイズ(2) 本体サイズ (3)
SN74LVC10A BQA (WQFN、14) 3mm × 2.5mm 3mm × 2.5mm
D (SOIC、14) 8.65mm × 6mm 8.65mm × 3.9mm
DB (SSOP、14) 6.2mm × 7.8mm 6.2mm × 5.3mm
NS (SOP、14) 10.2mm × 7.8mm 10.3mm × 5.3mm
PW (TSSOP、14) 5mm × 6.4mm 5mm × 4.4mm
RGY (VQFN、14) 3.5mm × 3.5mm 3.5mm × 3.5mm
(1) 詳細については、セクション 10 を参照してください。
(2) パッケージ サイズ (長さ×幅) は公称値であり、該当する場合はピンも含まれます。
(3) 本体サイズ (長さ×幅) は公称値であり、ピンは含まれません。
SN74LVC10A 各ゲートの論理図 (正論理)各ゲートの論理図 (正論理)