JAJSUI8D February   2004  – October 2024 SN74LVC126A-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 概要
  4. 3 ピン構成および機能
  5. 4 仕様
    1. 4.1 絶対最大定格
    2. 4.2 ESD 定格
    3. 4.3 推奨動作条件
    4. 4.4 熱に関する情報
    5. 4.5 電気的特性
    6. 4.6 スイッチング特性
    7. 4.7 動作特性
  6. 5 パラメータ測定情報
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 デバイスの機能モード
  8. 7 アプリケーションと実装
    1. 7.1 電源に関する推奨事項
    2. 7.2 レイアウト
      1. 7.2.1 レイアウトのガイドライン
      2. 7.2.2 レイアウト例
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 ドキュメントのサポート (アナログ)
      1. 8.1.1 関連リンク
    2. 8.2 ドキュメントの更新通知を受け取る方法
    3. 8.3 サポート・リソース
    4. 8.4 商標
    5. 8.5 静電気放電に関する注意事項
    6. 8.6 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • D|14
  • PW|14
  • BQA|14
サーマルパッド・メカニカル・データ
発注情報

5 パラメータ測定情報

以下の表に示す例では、波形間の位相関係を任意に選択しました。すべての入力パルスは、以下の特性を持つジェネレータによって供給されます。PRR ≦ 1MHz、ZO = 50Ω、tt ≦ 2.5ns。

出力は個別に測定され、測定するたびに入力が 1 回遷移します。

TEST S1 S2 RL CL ΔV VLOAD
tPLH、tPHL オープン オープン 500Ω 50pF — —
tPLZ、tPZL クローズ オープン 500Ω 50pF 0.3V 2 × VCC
tPHZ、tPZH オープン クローズ 500Ω 50pF 0.3V —

VCC Vt RL CL ΔV VLOAD
1.8V ± 0.15V VCC/2 1kΩ 30pF 0.15V 2 × VCC
2.5V ± 0.2V VCC/2 500Ω 30pF 0.15V 2 × VCC
2.7V 1.5V 500Ω 50pF 0.3V 6V
3.3V ± 0.3V 1.5V 500Ω 50pF 0.3V 6V

SN74LVC126A-Q1 3 ステート出力の負荷回路
(1) CL にはプローブとテスト装置の容量が含まれます。
図 5-1 3 ステート出力の負荷回路
SN74LVC126A-Q1 電圧波形、伝搬遅延
(1) tPZL と tPZH の大きい方が ten に相当します。
(2) tPLZ と tPHZ の大きい方が tdis に相当します。
図 5-3 電圧波形、伝搬遅延
SN74LVC126A-Q1 電圧波形、伝搬遅延
(1) tPLH と tPHL の大きい方が tpd に相当します。
図 5-2 電圧波形、伝搬遅延
SN74LVC126A-Q1 電圧波形、入力および出力の遷移時間
(1) tr と tf の大きい方が tt に相当します。
図 5-4 電圧波形、入力および出力の遷移時間