JAJSUQ1 May   2024 SN74LVC165A

PRODUCTION DATA  

  1.   1
  2. 特長
  3. アプリケーション
  4. 概要
  5. ピン構成および機能
  6. 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング特性
    7.     13
    8. 5.7 スイッチング特性
    9. 5.8 ノイズ特性
    10. 5.9 代表的特性
  7. パラメータ測定情報
  8. 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 平衡化された CMOS プッシュプル出力
      2. 7.3.2 ラッチ ロジック
      3. 7.3.3 部分的パワー ダウン (Ioff)
      4. 7.3.4 標準 CMOS 入力
      5. 7.3.5 クランプ ダイオード構造
    4. 7.4 デバイスの機能モード
  9. アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
        1. 8.2.1.1 電源に関する考慮事項
        2. 8.2.1.2 入力に関する考慮事項
        3. 8.2.1.3 出力に関する考慮事項
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ(パッケージ|ピン)
  • PW|16
  • BQB|16
サーマルパッド・メカニカル・データ
発注情報

概要

SN74LVC165A デバイスは、クロッキングされるとシリアル (QH) 出力にデータをシフトする 8 ビット パラレル ロード シフト レジスタです。各段へのパラレル入力アクセスは、シフト / ロード (SH/LD) 入力を Low レベルにすると有効化される 8 つの個別の直接データ (A~H) 入力によって行われます。SN74LVC165A デバイスは、クロック禁止 (CLK INH) 機能と相補シリアル (QH) 出力も備えています。

クロッキングは、SH/LD が High に保持され、CLK INH が Low に保持されている間に、クロック (CLK) 入力が Low から High に遷移することで行われます。CLK と CLK INH の機能は交換可能です。CLK が Low で、CLK INH が Low から High に遷移してもクロッキングが行われるため、CLK が High の間のみ、CLK INH を High レベルに変更する必要があります。SH/LD が High に保持されると、パラレル ロードは禁止されます。SH/LD が Low の間、レジスタへのパラレル入力は、CLK、CLK INH、SER 入力のレベルに関係なく可能です。