JAJSVG6 October   2024 SN74LVC1G16

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 スイッチング特性
    7. 5.7 ノイズ特性
    8. 5.8 代表的特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 機能説明
      1. 7.1.1 オープン ドレイン CMOS 出力
      2. 7.1.2 CMOS シュミット トリガ入力
      3. 7.1.3 クランプ ダイオード構造
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
        1. 8.2.1.1 電源に関する考慮事項
        2. 8.2.1.2 入力に関する考慮事項
        3. 8.2.1.3 出力に関する考慮事項
      2. 8.2.2 詳細な設計手順
    3. 8.3 アプリケーション曲線
    4. 8.4 電源に関する推奨事項
    5. 8.5 レイアウト
      1. 8.5.1 レイアウトのガイドライン
      2. 8.5.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

6 パラメータ測定情報

以下の表に示す例では、波形間の位相関係を任意に選択しました。すべての入力パルスは、以下の特性を持つジェネレータによって供給されます。PRR ≦ 1MHz、ZO = 50Ω、tt ≦ 2.5ns。

出力は個別に測定され、測定するたびに入力が 1 回遷移します。

TEST S1 RL CL ΔV VLOAD
tPLZ、tPZL クローズ 500Ω 50pF 0.3 V 2 × VCC
VCC Vt RL CL ΔV VLOAD
1.2V ± 0.1V VCC/2 2kΩ 15pF 0.1 V 2 × VCC
1.5V ± 0.12V VCC/2 2kΩ 15pF 0.1 V 2 × VCC
1.8V ± 0.15V VCC/2 1kΩ 15pF/30pF 0.15 V 2 × VCC
2.5V ± 0.2V VCC/2 500Ω 15pF/30pF 0.15 V 2 × VCC
3.3V ± 0.3V 1.5 V 500Ω 15pF/50pF 0.3 V 6 V
5.0V ± 0.5V 1.5 V 500Ω 15pF/50pF 0.3 V 6 V

SN74LVC1G16 オープン ドレイン出力の負荷回路
(1) CL にはプローブとテスト装置の容量が含まれます。
図 6-1 オープン ドレイン出力の負荷回路
SN74LVC1G16 電圧波形、伝搬遅延
(1) tPLZ は tdis と同じです。
(2) tPZL は ten と同じです。
図 6-2 電圧波形、伝搬遅延