JAJSUT7 June   2024 SN74LVC2G101-Q1

PRODMIX  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング特性
    7. 5.7 スイッチング特性
    8. 5.8 ノイズ特性
    9. 5.9 代表的特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 平衡化された CMOS プッシュプル出力
      2. 7.3.2 CMOS シュミット トリガ入力
    4. 7.4 デバイスの機能モード
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
        1. 8.2.1.1 電源に関する考慮事項
        2. 8.2.1.2 入力に関する考慮事項
        3. 8.2.1.3 出力に関する考慮事項
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 リファレンス
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • BQB|16
  • PW|16
サーマルパッド・メカニカル・データ
発注情報

5.6 タイミング特性

自由空気での推奨動作温度範囲内 (特に記述のない限り)
パラメータ 説明 条件 VCC -40℃～125℃ 単位
最小値 最大値
fclock クロック周波数 1.2V ± 0.1V 10 MHz
1.5V ± 0.15V 40
fclock クロック周波数 1.8V ± 0.15V 70 MHz
2.5V ± 0.2V 150
3.3V ± 0.3V 160
tW パルス幅 CLR が Low 1.2V ± 0.1V 4.3 ns
1.5V ± 0.15V 1.6
CLK 1.2V ± 0.1V 7
1.5V ± 0.15V 2.8
tW パルス幅 CLR が Low 1.8V ± 0.15V 4.1 ns
2.5 ± 0.2V 3.3
3.3V ± 0.3V 3.3
CLK 1.8V ± 0.15V 4.1
2.5 ± 0.2V 3.3
3.3V ± 0.3V 3.3
tSU CLK↑前のセットアップ時間 D 入力ピンは CLKx ピンに対する相対基準 1.2V ± 0.1V 3.9 ns
1.5V ± 0.15V 2.5
CLR 非アクティブ 1.2V ± 0.1V 11.6
1.5V ± 0.15V 8.8
tSU CLK↑前のセットアップ時間 D 入力ピンは CLKx ピンに対する相対基準 1.8V ± 0.15V 3.6 ns
2.5 ± 0.2V 2.3
3.3V ± 0.3V 2.3
CLR 非アクティブ 1.8V ± 0.15V 4.3
2.5 ± 0.2V 2.5
3.3V ± 0.3V 2.3
tCLKA_SU CLKx 入力間のセットアップ時間 CLKA 入力ピンは CLKB、CLKC、CLKD ピンに対する相対基準 1.2V ± 0.1V 21 ns
tCLKA_SU CLKx 入力間のセットアップ時間 CLKA 入力ピンは CLKB、CLKC、CLKD ピンに対する相対基準 1.5V ± 0.15V 9.7 ns
tCLKA_SU CLKx 入力間のセットアップ時間 CLKA 入力ピンは CLKB、CLKC、CLKD ピンに対する相対基準 1.8V ± 0.15V 21 ns
tCLKA_SU CLKx 入力間のセットアップ時間 CLKA 入力ピンは CLKB、CLKC、CLKD ピンに対する相対基準 2.5V ± 0.2V 9.8 ns
tCLKA_SU CLKx 入力間のセットアップ時間 CLKA 入力ピンは CLKB、CLKC、CLKD ピンに対する相対基準 3.3V ± 0.3V 21 ns
tCLKB_SU CLKx 入力間のセットアップ時間 CLKB 入力ピンは CLKA、CLKC、CLKD ピンに対する相対基準 1.2V ± 0.1V 9.8 ns
tCLKB_SU CLKx 入力間のセットアップ時間 CLKB 入力ピンは CLKA、CLKC、CLKD ピンに対する相対基準 1.5V ± 0.15V 15 ns
tCLKB_SU CLKx 入力間のセットアップ時間 CLKB 入力ピンは CLKA、CLKC、CLKD ピンに対する相対基準 1.8V ± 0.15V 7.8 ns
tCLKB_SU CLKx 入力間のセットアップ時間 CLKB 入力ピンは CLKA、CLKC、CLKD ピンに対する相対基準 2.5V ± 0.2V 7 ns
tCLKB_SU CLKx 入力間のセットアップ時間 CLKB 入力ピンは CLKA、CLKC、CLKD ピンに対する相対基準 3.3V ± 0.3V 5.1 ns
tCLKC_SU CLKx 入力間のセットアップ時間 CLKC 入力ピンは CLKA、CLKB、CLKD ピンに対する相対基準 1.2V ± 0.1V 5.1 ns
tCLKC_SU CLKx 入力間のセットアップ時間 CLKC 入力ピンは CLKA、CLKB、CLKD ピンに対する相対基準 1.5V ± 0.15V 7 ns
tCLKC_SU CLKx 入力間のセットアップ時間 CLKC 入力ピンは CLKA、CLKB、CLKD ピンに対する相対基準 1.8V ± 0.15V 5 ns
tCLKC_SU CLKx 入力間のセットアップ時間 CLKC 入力ピンは CLKA、CLKB、CLKD ピンに対する相対基準 2.5V ± 0.2V 5 ns
tCLKC_SU CLKx 入力間のセットアップ時間 CLKC 入力ピンは CLKA、CLKB、CLKD ピンに対する相対基準 3.3V ± 0.3V 7 ns
tCLKD_SU CLKx 入力間のセットアップ時間 CLKD 入力ピンは CLKA、CLKB、CLKC ピンに対する相対基準 1.2V ± 0.1V 5 ns
tCLKD_SU CLKx 入力間のセットアップ時間 CLKD 入力ピンは CLKA、CLKB、CLKC ピンに対する相対基準 1.5V ± 0.15V 5 ns
tCLKD_SU CLKx 入力間のセットアップ時間 CLKD 入力ピンは CLKA、CLKB、CLKC ピンに対する相対基準 1.8V ± 0.15V 5.4 ns
tCLKD_SU CLKx 入力間のセットアップ時間 CLKD 入力ピンは CLKA、CLKB、CLKC ピンに対する相対基準 2.5V ± 0.2V 3.9 ns
tCLKD_SU CLKx 入力間のセットアップ時間 CLKD 入力ピンは CLKA、CLKB、CLKC ピンに対する相対基準 3.3V ± 0.3V 3.9 ns
tH ホールド時間、CLK↑後のデータ D 入力ピンは CLKx ピンを基準 1.2V ± 0.1V 10 ns
1.5V ± 0.15V 4
tH ホールド時間、CLK↑後のデータ D 入力ピンは CLKx ピンを基準 1.8V ± 0.15V 2.8 ns
2.5 ± 0.2V 2.3
3.3 ± 0.3V 2.3