JAJSKS3A January   2022  – May 2022 SN74LXC2T45-Q1

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 改訂履歴
  5. 5 ピン構成と機能
  6. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  熱に関する情報
    5. 6.5  電気的特性
    6. 6.6  スイッチング特性：Tsk、TMAX
    7. 6.7  スイッチング特性、VCCA = 1.2 ± 0.1V
    8. 6.8  スイッチング特性、VCCA = 1.5 ± 0.1V
    9. 6.9  スイッチング特性、VCCA = 1.8 ± 0.15V
    10. 6.10 スイッチング特性、VCCA = 2.5 ± 0.2V
    11. 6.11 スイッチング特性、VCCA = 3.3 ± 0.3V
    12. 6.12 スイッチング特性、VCCA = 5.0 ± 0.5V
    13. 6.13 動作特性
    14. 6.14 代表的特性
  7. 7 パラメータ測定情報
    1. 7.1 負荷回路および電圧波形
  8. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 プルダウン内蔵の CMOS シュミット・トリガ入力
        1. 8.3.1.1 ダイナミック・プルダウン抵抗内蔵の I/O
        2. 8.3.1.2 スタティック・プルダウン抵抗内蔵の制御入力
      2. 8.3.2 バランスのとれた高駆動能力の CMOS プッシュプル出力
      3. 8.3.3 部分的パワーダウン (Ioff)
      4. 8.3.4 VCC の絶縁および VCC の接続解除 (Ioff-float)
      5. 8.3.5 過電圧許容入力
      6. 8.3.6 グリッチの発生しない電源シーケンシング
      7. 8.3.7 負のクランプ・ダイオード
      8. 8.3.8 フル構成可能なデュアル・レール設計
      9. 8.3.9 高速変換をサポート
    4. 8.4 デバイスの機能モード
  9. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 イネーブル時間
    3. 9.3 代表的なアプリケーション
      1. 9.3.1 設計要件
      2. 9.3.2 詳細な設計手順
  10. 10電源に関する推奨事項
  11. 11レイアウト
    1. 11.1 レイアウトのガイドライン
    2. 11.2 レイアウト例
  12. 12デバイスおよびドキュメントのサポート
    1. 12.1 ドキュメントのサポート
      1. 12.1.1 関連資料
    2. 12.2 Receiving Notification of Documentation Updates
    3. 12.3 サポート・リソース
    4. 12.4 商標
    5. 12.5 Electrostatic Discharge Caution
    6. 12.6 Glossary
  13. 13メカニカル、パッケージ、および注文情報
    1. 13.1 テープおよびリール情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • DCU|8
  • DTT|8
サーマルパッド・メカニカル・データ
発注情報

9.2 イネーブル時間

以下の式を使用して、SN74LXC2T45-Q1 のイネーブル時間を計算します。

Equation1. tA_en (DIR から A) = tdis (DIR から B) + tpd (B から A)
Equation2. tB_en (DIR から B) = tdis (DIR から A) + tpd (A から B)

双方向アプリケーションでは、これらのイネーブル時間によって、出力が想定されるまでに DIR ビットが切り替わる時間からの最大遅延時間が得られます。たとえば、SN74LXC2T45-Q1 が最初に A から B に送信しており、その後に DIR ビットが切り替わる場合、デバイスの B ポートはそれが入力として指定される前にディセーブル (tdis) にする必要があります。B ポートがディセーブルになると、このポートに印加されていた入力信号は、指定の伝搬遅延 (tpd) を経過した後に対応する A ポートで確認できるようになります。バスの競合を回避するため、出力がディセーブルになる前 (tdis の最大値) に入力信号を印加しないように注意してください。