JAJST67A January   2024  – March 2025 TAC5112-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性
    6. 5.6  タイミング要件：I2C インターフェイス
    7. 5.7  スイッチング特性：I2C インターフェイス
    8. 5.8  タイミング要件：SPI
    9. 5.9  スイッチング特性：SPI
    10. 5.10 タイミング要件：TDM、I2S または LJ インターフェイス
    11. 5.11 スイッチング特性：TDM、I2S または LJ インターフェイス
    12. 5.12 タイミング要件：PDM デジタル マイクロフォン インターフェイス
    13. 5.13 スイッチング特性：PDM デジタル マイクロフォン インターフェイス
    14. 5.14 タイミング図
    15. 5.15 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1  シリアル インターフェイス
        1. 6.3.1.1 制御シリアル インターフェイス
        2. 6.3.1.2 オーディオ シリアル インターフェイス
          1. 6.3.1.2.1 時分割多重オーディオ (TDM) インターフェイス
          2. 6.3.1.2.2 I2S (Inter IC Sound) インターフェイス
          3. 6.3.1.2.3 左揃え (LJ) インターフェイス
        3. 6.3.1.3 共有バスで複数のデバイスを使用
      2. 6.3.2  フェーズ ロック ループ (PLL) とクロック生成
      3. 6.3.3  入力チャネルの構成
      4. 6.3.4  出力チャネルの構成
      5. 6.3.5  基準電圧
      6. 6.3.6  プログラム可能なマイクロフォン バイアス
      7. 6.3.7  デジタル PDM マイクロフォン録音チャネル
      8. 6.3.8  インクリメンタル ADC (IADC) モード
      9. 6.3.9  シグナル チェーン処理
        1. 6.3.9.1 ADC 信号チェーン
          1. 6.3.9.1.1  6 - 4 入力選択マルチプレクサ (6：4 マルチプレクサ
          2. 6.3.9.1.2  プログラム可能なチャネル ゲインおよびデジタル ボリューム制御
          3. 6.3.9.1.3  プログラム可能なチャネル ゲイン較正
          4. 6.3.9.1.4  プログラム可能なチャネル位相較正
          5. 6.3.9.1.5  プログラム可能なデジタル ハイパス フィルタ
          6. 6.3.9.1.6  プログラム可能なデジタル バイクワッド フィルタ
          7. 6.3.9.1.7  プログラム可能なチャネル サマーおよびデジタル ミキサ
          8. 6.3.9.1.8  構成可能なデジタル デシメーション フィルタ
            1. 6.3.9.1.8.1 線形位相フィルタ
              1. 6.3.9.1.8.1.1 サンプリング レート：8 kHz または 7.35 kHz
              2. 6.3.9.1.8.1.2 サンプリング レート：16 kHz または 14.7 kHz
              3. 6.3.9.1.8.1.3 サンプリング レート：24 kHz または 22.05 kHz
              4. 6.3.9.1.8.1.4 サンプリング レート：32 kHz または 29.4 kHz
              5. 6.3.9.1.8.1.5 サンプリング レート：48 kHz または 44.1 kHz
              6. 6.3.9.1.8.1.6 サンプリング レート：96 kHz または 88.2 kHz
              7. 6.3.9.1.8.1.7 サンプリング レート：192 kHz または 176.4 kHz
            2. 6.3.9.1.8.2 低レイテンシ フィルタ
              1. 6.3.9.1.8.2.1 サンプリング レート：24 kHz または 22.05 kHz
              2. 6.3.9.1.8.2.2 サンプリング レート：32 kHz または 29.4 kHz
              3. 6.3.9.1.8.2.3 サンプリング レート：48 kHz または 44.1 kHz
              4. 6.3.9.1.8.2.4 サンプリング レート：96 kHz または 88.2 kHz
              5. 6.3.9.1.8.2.5 サンプリング レート：192 kHz または 176.4 kHz
            3. 6.3.9.1.8.3 超低レイテンシ フィルタ
              1. 6.3.9.1.8.3.1 サンプリング レート：24 kHz または 22.05 kHz
              2. 6.3.9.1.8.3.2 サンプリング レート：32 kHz または 29.4 kHz
              3. 6.3.9.1.8.3.3 サンプリング レート：48 kHz または 44.1 kHz
              4. 6.3.9.1.8.3.4 サンプリング レート：96 kHz または 88.2 kHz
              5. 6.3.9.1.8.3.5 サンプリング レート：192 kHz または 176.4 kHz
          9. 6.3.9.1.9  自動ゲイン コントローラ (AGC)
          10. 6.3.9.1.10 音声アクティビティ検出 (VAD)
          11. 6.3.9.1.11 超音波アクティビティ検出（UAD）
        2. 6.3.9.2 DAC 信号チェーン
          1. 6.3.9.2.1 プログラム可能なチャネル ゲインおよびデジタル ボリューム制御
          2. 6.3.9.2.2 プログラム可能なチャネル ゲイン較正
          3. 6.3.9.2.3 プログラム可能なデジタル ハイパス フィルタ
          4. 6.3.9.2.4 プログラム可能なデジタル バイクワッド フィルタ
          5. 6.3.9.2.5 プログラマブル デジタル ミキサ
          6. 6.3.9.2.6 構成可能なデジタル補間フィルタ
            1. 6.3.9.2.6.1 線形位相フィルタ
              1. 6.3.9.2.6.1.1 サンプリング レート：8 kHz または 7.35 kHz
              2. 6.3.9.2.6.1.2 サンプリング レート：16 kHz または 14.7 kHz
              3. 6.3.9.2.6.1.3 サンプリング レート：24 kHz または 22.05 kHz
              4. 6.3.9.2.6.1.4 サンプリング レート：32 kHz または 29.4 kHz
              5. 6.3.9.2.6.1.5 サンプリング レート：48 kHz または 44.1 kHz
              6. 6.3.9.2.6.1.6 サンプリング レート：96 kHz または 88.2 kHz
              7. 6.3.9.2.6.1.7 サンプリング レート：192 kHz または 176.4 kHz
              8. 6.3.9.2.6.1.8 サンプリング レート：384 kHz または 352.8 kHz
              9. 6.3.9.2.6.1.9 サンプリング レート：768kHz または 705.6kHz
            2. 6.3.9.2.6.2 低レイテンシ フィルタ
              1. 6.3.9.2.6.2.1 サンプリング レート：24 kHz または 22.05 kHz
              2. 6.3.9.2.6.2.2 サンプリング レート：32 kHz または 29.4 kHz
              3. 6.3.9.2.6.2.3 サンプリング レート：48 kHz または 44.1 kHz
              4. 6.3.9.2.6.2.4 サンプリング レート：96 kHz または 88.2 kHz
              5. 6.3.9.2.6.2.5 サンプリング レート：192 kHz または 176.4 kHz
            3. 6.3.9.2.6.3 超低レイテンシ フィルタ
              1. 6.3.9.2.6.3.1 サンプリング レート：24 kHz または 22.05 kHz
              2. 6.3.9.2.6.3.2 サンプリング レート：32 kHz または 29.4 kHz
              3. 6.3.9.2.6.3.3 サンプリング レート：48 kHz または 44.1 kHz
              4. 6.3.9.2.6.3.4 サンプリング レート：96 kHz または 88.2 kHz
              5. 6.3.9.2.6.3.5 サンプリング レート：192kHz または 176.4kHz
      10. 6.3.10 割り込み、ステータス、およびデジタル I/O ピンの多重化
      11. 6.3.11 パワー チューン モード
    4. 6.4 デバイスの機能モード
      1. 6.4.1 スリープ モードまたはソフトウェア シャットダウン
      2. 6.4.2 アクティブ モード
      3. 6.4.3 ソフトウェア リセット
    5. 6.5 プログラミング
      1. 6.5.1 制御シリアル インターフェイス
        1. 6.5.1.1 I2C 制御インターフェイス
          1. 6.5.1.1.1 一般的な I2C の動作
          2. 6.5.1.1.2 I2C のシングル バイトおよびマルチ バイト転送
            1. 6.5.1.1.2.1 I2C のシングル バイト書き込み
            2. 6.5.1.1.2.2 I2C のマルチ バイト書き込み
            3. 6.5.1.1.2.3 I2C のシングル バイト読み出し
            4. 6.5.1.1.2.4 I2C のマルチ バイト読み出し
        2. 6.5.1.2 SPI 制御インターフェイス
  8. 7 レジスタマップ
    1. 7.1 デバイス構成レジスタ
      1. 7.1.1 Book0_P0 のレジスタ
      2. 7.1.2 B0_P1 のレジスタ
      3. 7.1.3 Book0_Page3 のレジスタ
    2. 7.2 プログラム可能な係数レジスタ
      1. 7.2.1  プログラム可能な係数レジスタ：ページ 8
      2. 7.2.2  プログラム可能な係数レジスタ：ページ 9
      3. 7.2.3  プログラム可能な係数レジスタ：ページ 10
      4. 7.2.4  プログラム可能な係数レジスタ：ページ 11
      5. 7.2.5  プログラム可能な係数レジスタ：ページ 15
      6. 7.2.6  プログラム可能な係数レジスタ：ページ 16
      7. 7.2.7  プログラム可能な係数レジスタ：ページ 17
      8. 7.2.8  プログラム可能な係数レジスタ：ページ 18
      9. 7.2.9  プログラム可能な係数レジスタ：ページ 19
      10. 7.2.10 プログラム可能な係数レジスタ：ページ 25
      11. 7.2.11 プログラム可能な係数レジスタ：ページ 26
      12. 7.2.12 プログラム可能な係数レジスタ：ページ 27
      13. 7.2.13 プログラム可能な係数レジスタ：ページ 28
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 アプリケーション
      2. 8.2.2 設計要件
      3. 8.2.3 詳細な設計手順
      4. 8.2.4 アプリケーション特性の波形
      5. 8.2.5 EVM セットアップ用のデバイス レジスタ構成スクリプトの例
    3. 8.3 電源に関する推奨事項
      1. 8.3.1 1.8V 動作向け AVDD_MODE
      2. 8.3.2 1.8V および 1.2V での動作のための IOVDD_IO_MODE
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

6.3.2 フェーズ ロック ループ (PLL) とクロック生成

このデバイスには、ADC および DAC モジュレータおよび信号処理に使用されるデジタル フィルタ エンジンに必要なすべての内部クロックを生成するスマート自動構成ブロックがあります。この構成は、オーディオ バス上の FSYNC および BCLK 信号の周波数を監視することによって行われます。

このデバイスは、さまざまなデータ サンプル レート（FSYNC 信号周波数）および BCLK と FSYNC の比率をサポートし、ホスト プログラミングなしで PLL 構成を含むすべてのクロック ディバイダを内部で構成します。表 6-7および表 6-8に、サポートされている FSYNC および BCLK 周波数を示します。

表 6-7 サポートされる FSYNC（48kHz の倍数またはサブ倍数）および BCLK 周波数
BCLK 対 FSYNC 比 BCLK（MHz）
FSYNC
(4kHz)		 FSYNC
(8kHz)		 FSYNC
(16kHz)		 FSYNC
(24kHz)		 FSYNC
(32kHz)		 FSYNC
(48kHz)		 FSYNC
(96kHz)		 FSYNC
(192kHz)		 FSYNC
(384kHz)		 FSYNC
(768kHz)
16 予約済み 予約済み 0.256 0.384 0.512 0.768 1.536 3.072 6.144 12.288
24 予約済み 予約済み 0.384 0.576 0.768 1.152 2.304 4.608 9.216 18.432
32 予約済み 0.256 0.512 0.768 1.024 1.536 3.072 6.144 12.288 24.576
48 予約済み 0.384 0.768 1.152 1.536 2.304 4.608 9.216 18.432 予約済み
64 0.256 0.512 1.024 1.536 2.048 3.072 6.144 12.288 24.576 予約済み
96 0.384 0.768 1.536 2.304 3.072 4.608 9.216 18.432 予約済み 予約済み
128 0.512 1.024 2.048 3.072 4.096 6.144 12.288 24.576 予約済み 予約済み
192 0.768 1.536 3.072 4.608 6.144 9.216 18.432 予約済み 予約済み 予約済み
256 1.024 2.048 4.096 6.144 8.192 12.288 24.576 予約済み 予約済み 予約済み
384 1.536 3.072 6.144 9.216 12.288 18.432 予約済み 予約済み 予約済み 予約済み
512 2.048 4.096 8.192 12.288 16.384 24.576 予約済み 予約済み 予約済み 予約済み
1024 4.096 8.192 16.384 24.576 予約済み 予約済み 予約済み 予約済み 予約済み 予約済み
2048 8.192 16.384 予約済み 予約済み 予約済み 予約済み 予約済み 予約済み 予約済み 予約済み
表 6-8 サポートされる FSYNC（44.1kHz の倍数またはサブ倍数）および BCLK 周波数
BCLK 対 FSYNC 比 BCLK（MHz）
FSYNC (7.35kHz) FSYNC (7.35kHz) FSYNC (14.7kHz) FSYNC (22.05kHz) FSYNC (29.4kHz) FSYNC (44.1kHz) FSYNC (88.2kHz) FSYNC (176.4kHz) FSYNC (352.8kHz) FSYNC (705.6kHz)
16 予約済み 予約済み 予約済み 0.3528 0.4704 0.7056 1.4112 2.8224 5.6448 11.2896
24 予約済み 予約済み 0.3528 0.5292 0.7056 1.0584 2.1168 4.2336 8.4672 16.9344
32 予約済み 予約済み 0.4704 0.7056 0.9408 1.4112 2.8224 5.6448 11.2896 22.5792
48 0.3528 0.3528 0.7056 1.0584 1.4112 2.1168 4.2336 8.4672 16.9344 予約済み
64 0.4704 0.4704 0.9408 1.4112 1.8816 2.8224 5.6448 11.2896 22.5792 予約済み
96 0.7056 0.7056 1.4112 2.1168 2.8224 4.2336 8.4672 16.9344 予約済み 予約済み
128 0.9408 0.9408 1.8816 2.8224 3.7632 5.6448 11.2896 22.5792 予約済み 予約済み
192 1.4112 1.4112 2.8224 4.2336 5.6448 8.4672 16.9344 予約済み 予約済み 予約済み
256 1.8816 1.8816 3.7632 5.6448 7.5264 11.2896 22.5792 予約済み 予約済み 予約済み
384 2.8224 2.8224 5.6448 8.4672 11.2896 16.9344 予約済み 予約済み 予約済み 予約済み
512 3.7632 3.7632 7.5264 11.2896 15.0528 22.5792 予約済み 予約済み 予約済み 予約済み
1024 7.5264 7.5264 15.0528 22.5792 予約済み 予約済み 予約済み 予約済み 予約済み 予約済み
2048 15.0528 15.0528 予約済み 予約済み 予約済み 予約済み 予約済み 予約済み 予約済み 予約済み

TAC5112-Q1は、前の表に記載されているオーディオ サンプル レートを超える非オーディオ サンプル レートにも対応しています。詳細については、『デバイスのクロッキング構成および TAx5x1x ファミリの柔軟なクロッキング』アプリケーション レポートを参照してください。

TAC5112-Q1のサンプル レートは、プライマリ ASI およびセカンダリ ASI にそれぞれ CLK_CFG0（P0_R50）および CLK_CFG1（P0_R51）レジスタを使用して構成できます。CLK_DET_STS0（P0_R62）および CLK_DET_STS1（P0_R63）レジスタは、それぞれプライマリおよびセカンダリ ASI のオート検出モードでの FSYNC 周波数のデバイス自動検出結果をキャプチャします。CLK_DET_STS2（P0_R64）および CLK_DET_STS3（P0_R65）レジスタは、選択した ASI のためにデバイスがオート検出モードで検出した BCLK と FSYNC の比率をキャプチャします。この ASI は、CLK_SRC_SEL（P0_R52_D[3:1]）レジスタを通じて PLL リファレンスとして選択されます。デバイスがサポートされていない FSYNC 周波数と BCLK と FSYNC の比率の組み合わせを検出した場合、デバイスは ASI クロック エラー割り込みを生成し、それに応じてデバイスのさまざまなブロックをシャットダウンします。

TAC5112-Q1は、ADC または DAC チャネルがすでに動作している状態でチャネルの有効化もサポートしていますこれは、適切なクロック生成と使用を確実にするために、動作中に有効化できる最大チャネル数を説明するための電源投入前の事前構成が必要です。これは、レジスタ DYN_PUPD_CFG（P0_R119）を使って構成できます。ADC_DYN_PUPD_EN（P0_R119_D[7]）および DAC_DYN_PUPD_EN（P0_R119_D[5]）ビットは、ADC または DAC チャネルの動的電力アップを独立して有効にするために使用できます。動的電力アップおよび電力ダウンでサポートされる最大チャネル数は、ADC_DYN_MAXCH_SEL（P0_R119_D[6]）および DAC_DYN_MAXCH_SEL（P0_R119_D[4]）ビットを使用して構成できます。

このデバイスは、モジュレータやデジタル フィルタ エンジン、その他の制御ブロックに必要な内部クロックを生成するために、統合された低ジッタの位相同期ループ（PLL）を使用しています。このデバイスは、PLL を使用せずに BCLK、GPIOx、または GPI1 ピン（CCLK として）をオーディオ クロック ソースとして使用するオプションもサポートしており、これにより消費電力を削減できます。ただし、外部クロック ソースからのジッタにより ADC の性能が低下する可能性があり、外部オーディオ クロック ソースの周波数が十分に高くない場合、一部の処理機能がサポートされない可能性があります。したがって、TI は高性能アプリケーションには PLL の使用を推奨しています。PLLを使用せずに低電力モードでデバイスを構成して使用する方法に関する詳細および情報については、『TAC5x1x さまざまな使用シナリオにおける消費電力マトリックス』アプリケーション レポートを参照してください。

このデバイスは、GPIOx または GPI1 ピン（CCLK として）をリファレンス入力クロックソースとして使用するオーディオ バス コントローラ モード動作をサポートしており、さまざまな柔軟なオプションと広範囲なシステム クロックをサポートしています。コントローラ モードの構成と動作の詳細については、『デバイスのクロック構成および TAx5x1x ファミリの柔軟なクロッキング』アプリケーション レポートを参照してください。

オーディオ バス クロック エラー検出および自動検出機能は、すべての内部クロックを自動的に生成しますが、IGNORE_CLK_ERR（P0_R4_D[6]） および CUSTOM_CLK_CFG（P0_R50_D[0]） レジスタ ビットを使用してそれぞれ無効にすることができます。システムでは、この無効化機能を使用して、オート検出方式ではカバーされていないカスタムクロック周波数をサポートすることができます。このようなアプリケーションの使用事例では、複数のクロック分周器がすべて適切に構成されるように注意する必要があります。TI は、デバイス設定の構成には PPC3 GUI の使用を推奨しています。詳細についてはTAC5212EVM-PDK 評価基板ユーザー ガイドとPurePath™ コンソール グラフィカル開発スイートをご覧ください。『デバイスのクロック構成および TAx5x1x ファミリの柔軟なクロッキング』アプリケーション レポートでは、カスタム クロック構成のさまざまな側面についても説明しています。デバイスのクロック検出モジュールの詳細については、『TAx5x1x ファミリでサポートされるクロック誤差の構成、検出、およびモード』アプリケーション レポートを参照してください。

PLL がオフのとき、デジタル ボリューム コントロールやプログラム可能な係数を使用する他の機能（バイキュア、ミキサー、AGC など）は、高域通過フィルタ（HPF）を除いて適用できません。