JAJSP37B july 2022 – july 2023 TAS2781
PRODUCTION DATA
PVDDL 電源が 3.4V 未満の場合、パワー FET は負荷電流が高くなると飽和状態になることがあり、その結果、FET が接続されている PVDDH の熱暴走によりデバイスが損傷する可能性があります。
損傷を防ぐためには、内部 SAR ADC で測定された PVDDL レベルに基づいて OCP 制限を調整します。以下の表に、OCP が自動調整される PVDDL スレッショルドを示します。PVDDL レベルが低いほど、OC 制限も低く設定されます。
PVDDL の範囲 |
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PVDDL ≧ 3.4V |
3.1V ≦ PVDDL < 3.4V |
2.9V ≦ PVDDL < 3.1V |
2.7V ≦ PVDDL < 2.9V |
OC 制限の制御は、PVDDL が外部から供給されるパワー・モード中で、出力が PVDDH (PWR_MODE0、PWR_MODE1) でスイッチングしている場合に発生します。