JAJSP37B july 2022 – july 2023 TAS2781
PRODUCTION DATA
電源レール間の電源シーケンスは、SDZ ピンが Low に保持されている間は、任意の順序で適用できます。すべての電源が安定すると、SDZ ピンを High にセットして部品を初期化することができます。ハードウェア・リセットかソフトウェア・リセットの後は、OTP メモリをロードするために、以後のデバイスへのコマンドを 1ms 以上遅延させる必要があります (セクション 10 セクションを参照)。
PVDDL が内部生成される場合 (以下の セクション 11.1 を参照)、デバイスがソフトウェア・シャットダウン・モードに移行してからハードウェア・シャットダウン・モードに移行することが推奨されています。これにより、PVDDL ピンは必ず、内蔵されている 5kΩ のプルダウン抵抗を使用して放電されます (ハードウェア・シャットダウン・モードにはありません)。