入力ポート・レジスタ (レジスタ 0 および 1) には、ピンが構成レジスタによって入力と出力のどちらに定義されているかに関係なく、ピンに入ってくるロジック・レベルが反映されます。入力ポート・レジスタは、読み取り専用です。これらのレジスタに書き込みを行っても、影響はありません。デフォルト値 (X) は、外部で印加されるロジック・レベルによって決まります。読み取り動作の前に、書き込み転送が送信され、それと同時に、次に入力ポート・レジスタがアクセスされることを I²C デバイスに通知するコマンド・バイトも送信されます。

出力ポート・レジスタ (レジスタ 2 および 3) には、構成レジスタで出力として定義されているピンから出ていくロジック・レベルが示されます。これらのレジスタのビット値は、入力として定義されたピンには影響しません。そして、これらのレジスタから読み出した値は、実際のピンの値ではなく、出力選択を制御しているフリップ・フロップの値に反映されます。

極性反転レジスタ (レジスタ 4 および 5) は、構成レジスタで入力として定義されたピンの極性を反転することができます。これらのレジスタのビットが設定されると (1 で書き込む)、対応するポート・ピンの極性は反転します。これらのレジスタのビットがクリアされると (0 で書き込む)、対応するポート・ピンの元の極性が保持されます。

構成レジスタ (レジスタ 6 および 7) は、I/O ピンの方向を構成します。これらのレジスタのビットを 1 に設定すると、対応するポート・ピンは高インピーダンス出力ドライバを持つ入力としてイネーブルになります。これらのレジスタのビットを 0 にクリアすると、対応するポート・ピンは出力としてイネーブルになります。ポートの構成を入力から出力に変更すると、クリアされたポートに関連する割り込みが発生します。

出力駆動強度レジスタは、P ポートの GPIO バッファの出力駆動レベルを制御します。各 GPIO は、2 つのレジスタの制御ビットを使用して、目標の出力電流レベルに個別に構成することができます。たとえば、ポート P07 はレジスタ 41 (ビット 7 および 6) で制御され、ポート P06 はレジスタ 41 (ビット 5 および 4) で制御され、以下も同様です。GPIO の出力駆動レベルは、00b = 0.25x の駆動強度、01b = 0.5x の駆動強度、10b = 0.75x の駆動強度、11b = 完全駆動強度の能力を持つ 1x にプログラムされます。詳細については、セクション 9.2 を参照してください。

入力ラッチ・レジスタは、P ポートの GPIO ピンの入力ラッチ機能をイネーブル / ディセーブルにします。これらのレジスタは、このピンが入力ポートとして構成されている場合にのみ有効です。入力ラッチ・レジスタ・ビットが 0 のとき、対応する入力ピンの状態はラッチされません。対応する入力ピンの状態が変化すると、割り込みが発生します。入力レジスタの読み出しを行うと、割り込みはクリアされます。入力が最初のロジック状態に戻ってから、入力ポート・レジスタを読み出すと、割り込みはクリアされます。

入力ラッチ・レジスタ・ビットが 1 にセットされると、対応する入力ピンの状態がラッチされます。入力状態が変化すると、割り込みが発生し、入力ロジック値が入力ポート・レジスタ (レジスタ 0 および 1) の対応ビットにロードされます。入力ポート・レジスタを読み出すと、割り込みはクリアされます。ただし、入力ポート・レジスタを読み出す前に、入力ピンが元のロジック状態に戻ると、割り込みはクリアされず、入力ポート・レジスタの対応するビットには割り込みが開始されたロジック値が保持されます。

たとえば、P04 入力がロジック 0 状態にあり、それからロジック 1 状態に遷移して、再びロジック 0 状態に戻ると、入力ポート 0 レジスタはこの変化を捉えて、割り込みが生成されます (マスクされていない場合)。入力ポート 0 レジスタで読み取りが実行されると、割り込みはクリアされ、それ以降で変化した入力はなかったとみなされ、入力ポート 0 レジスタのビット 4 は「1」を読み出します。入力ポート・レジスタのビット 4 の次の読み出し値は、この時点で「0」になります。

ラッチされていない入力とラッチされた入力の状態が同時に切り替わり、それから元の状態に戻ると、割り込みはアクティブのままとなります。入力レジスタを読み出すと、ラッチされた入力の状態変化のみが反映され、割り込みもクリアされます。入力ラッチ・レジスタがラッチされた構成からラッチされていない構成に変わると、入力のロジック値が元の状態に戻るタイミングで、割り込みはクリアされます。

入力ピンがラッチされた入力からラッチされていない入力に変わると、入力ポート・レジスタからの読み出しには、現在のポート・ロジック・レベルが反映されます。入力ピンがラッチされていない入力からラッチされた入力に変わると、入力レジスタからの読み出しにはラッチされたロジック・レベルが反映されます。

プルアップ / プルダウン・イネーブル・レジスタを使用すると、GPIO ピンのプルアップ / プルダウン抵抗をイネーブル / ディセーブルにすることができます。ビットをロジック 1 にセットすると、プルアップ / プルダウン抵抗を選択することができます。ビットをロジック 0 にセットすると、GPIO ピンからプルアップ / プルダウン抵抗が切断されます。GPIO ピンを出力として構成すると、抵抗はディセーブルになります。プルアップ / プルダウン選択レジスタを使用すると、プルアップ抵抗またはプルダウン抵抗のいずれかを選択することができます。

プルアップ / プルダウン選択レジスタを使用すると、それぞれのレジスタ・ビットをプログラムすることにより、各 GPIO のプルアップ抵抗やプルダウン抵抗を構成することができます。ビットをロジック 1 にセットすると、その GPIO ピンに対して 100kΩ のプルアップ抵抗が選択されます。ビットをロジック 0 にセットすると、その GPIO ピンに対して 100kΩ のプルダウン抵抗が選択されます。レジスタ 46 と 47 を使用してプルアップ / プルダウン機能をディセーブルにすると、これらのレジスタに書き込みを行っても GPIO ピンに影響はありません。

電源オン時には、割り込みマスク・レジスタはデフォルトのロジック 1 にセットされ、システムの起動時は割り込みはディセーブルになります。割り込みをイネーブルにするには、対応するマスク・ビットをロジック 0 にセットします。

入力状態が変化し、割り込みマスク・レジスタの対応ビットが 1 にセットされると、割り込みはマスクされ、割り込みピンはアサートされません。割り込みマスク・レジスタの対応ビットが 0 にセットされると、割り込みピンがアサートされます。

入力状態が変化し、その結果として割り込みがマスクされると、割り込みマスク・レジスタ・ビットを 0 にセットすることにより、割り込みピンがアサートされます。現時点ですでに割り込みのソースになっている入力の割り込みマスク・ビットが 1 にセットされると、割り込みピンのアサートは解除されます。

割り込みステータス・レジスタは、割り込みのソースを識別するために使用する読み取り専用レジスタです。読み取り値がロジック 1 の場合、対応する入力ピンは割り込みのソースだったことを示しています。ロジック 0 の場合、入力ピンは割り込みのソースではないことを示しています。割り込みマスク・レジスタの対応ビットが 1 にセットされると (マスクされる)、割り込みステータス・ビットはロジック 0 に戻ります。

出力ポート構成レジスタは、ポート単位でプッシュプルかオープン・ドレイン入出力段かを選択できます。ロジック 0 にセットすると、I/O をプッシュプルとして構成します (Q1 および Q2 はアクティブになります。図 8-2 を参照)。ロジック 1 にセットすると、I/O をオープン・ドレインとして構成します (Q1 はディセーブル、Q2 はアクティブ)。また、推奨コマンド・シーケンスは、構成レジスタ (06 および 07) でポート・ピンを出力としてセットする前に、このレジスタ (4F) をプログラムすることです。

ODEN0 はポート 0X を構成し、ODEN1 はポート 1X を構成します。