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  • TDA3x 先進運転支援システム(ADAS)用SoC15mmパッケージ(ABF)、シリコン・リビジョン2.0

    • JAJSE41G June   2016  – March 2019 TDA3LA , TDA3LX , TDA3MA , TDA3MD , TDA3MV

      PRODUCTION DATA.  

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  • TDA3x 先進運転支援システム(ADAS)用SoC15mmパッケージ(ABF)、シリコン・リビジョン2.0
  1. 1 デバイスの概要
    1. 1.1 特長
    2. 1.2 アプリケーション
    3. 1.3 概要
    4. 1.4 機能ブロック図
  2. 2 改訂履歴
  3. 3 Device Comparison
    1. 3.1 Related Products
  4. 4 Terminal Configuration and Functions
    1. 4.1 Terminal Assignment
      1. 4.1.1 Unused Balls Connection Requirements
    2. 4.2 Ball Characteristics
    3. 4.3 Multiplexing Characteristics
    4. 4.4 Signal Descriptions
      1. 4.4.1  Video Input Ports (VIP)
      2. 4.4.2  Display Subsystem – Video Output Ports
      3. 4.4.3  Digital-to-Analog Converter (SD_DAC)
      4. 4.4.4  Embedded 8 channel Analog-To-Digital Converter (ADC)
      5. 4.4.5  Camera Control
      6. 4.4.6  Camera Parallel Interface (CPI)
      7. 4.4.7  Imaging Subsystem (ISS)
      8. 4.4.8  External Memory Interface (EMIF)
      9. 4.4.9  General-Purpose Memory Controller (GPMC)
      10. 4.4.10 Timers
      11. 4.4.11 Inter-Integrated Circuit Interface (I2C)
      12. 4.4.12 Universal Asynchronous Receiver Transmitter (UART)
      13. 4.4.13 Multichannel Serial Peripheral Interface (McSPI)
      14. 4.4.14 Quad Serial Peripheral Interface (QSPI)
      15. 4.4.15 Multichannel Audio Serial Port (McASP)
      16. 4.4.16 Controller Area Network Interface (DCAN and MCAN)
      17. 4.4.17 Ethernet Interface (GMAC_SW)
      18. 4.4.18 SDIO Controller
      19. 4.4.19 General-Purpose Interface (GPIO)
      20. 4.4.20 Pulse Width Modulation (PWM) Interface
      21. 4.4.21 Test Interfaces
      22. 4.4.22 System and Miscellaneous
        1. 4.4.22.1 Sysboot
        2. 4.4.22.2 Power, Reset and Clock Management (PRCM)
        3. 4.4.22.3 Enhanced Direct Memory Access (EDMA)
        4. 4.4.22.4 Interrupt Controllers (INTC)
      23. 4.4.23 Power Supplies
  5. 5 Specifications
    1. 5.1 Absolute Maximum Ratings
    2. 5.2 ESD Ratings
      1. 5.3 Power On Hour (POH) Limits
        1. 5.3.1 Power on Hour (POH) Limits
        2. 5.3.2 Recommended Operating Conditions
    3. 5.4 Operating Performance Points
      1. 5.4.1 AVS Requirements
      2. 5.4.2 Voltage And Core Clock Specifications
      3. 5.4.3 Maximum Supported Frequency
    4. 5.5 Power Consumption Summary
    5. 5.6 Electrical Characteristics
      1. 5.6.1 LVCMOS DDR DC Electrical Characteristics
      2. 5.6.2 Dual Voltage LVCMOS I2C DC Electrical Characteristics
      3. 5.6.3 IQ1833 Buffers DC Electrical Characteristics
      4. 5.6.4 IHHV1833 Buffers DC Electrical Characteristics
      5. 5.6.5 LVCMOS Analog OSC Buffers DC Electrical Characteristics
      6. 5.6.6 LVCMOS CSI2 DC Electrical Characteristics
      7. 5.6.7 Dual Voltage LVCMOS DC Electrical Characteristics
    6. 5.7 Thermal Characteristics
      1. 5.7.1 Package Thermal Characteristics
    7. 5.8 Analog-to-Digital ADC Subsystem Electrical Specifications
    8. 5.9 Power Supply Sequences
  6. 6 Clock Specifications
    1. 6.1 Input Clock Specifications
      1. 6.1.1 Input Clock Requirements
      2. 6.1.2 System Oscillator OSC0 Input Clock
        1. 6.1.2.1 OSC0 External Crystal
        2. 6.1.2.2 OSC0 Input Clock
      3. 6.1.3 Auxiliary Oscillator OSC1 Input Clock
        1. 6.1.3.1 OSC1 External Crystal
        2. 6.1.3.2 OSC1 Input Clock
      4. 6.1.4 RC On-die Oscillator Clock
    2. 6.2 DPLLs, DLLs Specifications
      1. 6.2.1 DPLL Characteristics
      2. 6.2.2 DLL Characteristics
        1. 6.2.2.1 DPLL and DLL Noise Isolation
  7. 7 Timing Requirements and Switching Characteristics
    1. 7.1  Timing Test Conditions
    2. 7.2  Interface Clock Specifications
      1. 7.2.1 Interface Clock Terminology
      2. 7.2.2 Interface Clock Frequency
    3. 7.3  Timing Parameters and Information
      1. 7.3.1 Parameter Information
        1. 7.3.1.1 1.8 V and 3.3 V Signal Transition Levels
        2. 7.3.1.2 1.8 V and 3.3 V Signal Transition Rates
        3. 7.3.1.3 Timing Parameters and Board Routing Analysis
    4. 7.4  Recommended Clock and Control Signal Transition Behavior
    5. 7.5  Video Input Ports (VIP)
    6. 7.6  Display Subsystem – Video Output Ports
    7. 7.7  Imaging Subsystem (ISS)
    8. 7.8  External Memory Interface (EMIF)
    9. 7.9  General-Purpose Memory Controller (GPMC)
      1. 7.9.1 GPMC/NOR Flash Interface Synchronous Timing
      2. 7.9.2 GPMC/NOR Flash Interface Asynchronous Timing
      3. 7.9.3 GPMC/NAND Flash Interface Asynchronous Timing
    10. 7.10 General-Purpose Timers
      1. 7.10.1 GP Timer Features
    11. 7.11 Inter-Integrated Circuit Interface (I2C)
      1. Table 7-15 Timing Requirements for I2C Input Timings
      2. Table 7-16 Switching Characteristics Over Recommended Operating Conditions for I2C Output Timings
    12. 7.12 Universal Asynchronous Receiver Transmitter (UART)
      1. Table 7-17 Timing Requirements for UART
      2. Table 7-18 Switching Characteristics Over Recommended Operating Conditions for UART
    13. 7.13 Multichannel Serial Peripheral Interface (McSPI)
    14. 7.14 Quad Serial Peripheral Interface (QSPI)
    15. 7.15 Multichannel Audio Serial Port (McASP)
      1. Table 7-26 Timing Requirements for McASP1
      2. Table 7-27 Timing Requirements for McASP2
      3. Table 7-28 Timing Requirements for McASP3
      4. Table 7-29 Switching Characteristics Over Recommended Operating Conditions for McASP1
      5. Table 7-30 Switching Characteristics Over Recommended Operating Conditions for McASP2
      6. Table 7-31 Switching Characteristics Over Recommended Operating Conditions for McASP3
    16. 7.16 Controller Area Network Interface (DCAN and MCAN)
      1. 7.16.1     DCAN
      2. 7.16.2     MCAN
      3. Table 7-34 Timing Requirements for CAN Receive
      4. Table 7-35 Switching Characteristics Over Recommended Operating Conditions for CAN Transmit
    17. 7.17 Ethernet Interface (GMAC_SW)
      1. 7.17.1 GMAC MDIO Interface Timings
      2. 7.17.2 GMAC RGMII Timings
        1. Table 7-39 Timing Requirements for rgmiin_rxc - RGMIIn Operation
        2. Table 7-40 Timing Requirements for GMAC RGMIIn Input Receive for 10/100/1000 Mbps
        3. Table 7-41 Switching Characteristics Over Recommended Operating Conditions for rgmiin_txctl - RGMIIn Operation for 10/100/1000 Mbit/s
        4. Table 7-42 Switching Characteristics for GMAC RGMIIn Output Transmit for 10/100/1000 Mbps
    18. 7.18 SDIO Controller
      1. 7.18.1 MMC, SD Default Speed
      2. 7.18.2 MMC, SD High Speed
      3. 7.18.3 MMC, SD and SDIO SDR12 Mode
      4. 7.18.4 MMC, SD SDR25 Mode
    19. 7.19 General-Purpose Interface (GPIO)
    20. 7.20 Test Interfaces
      1. 7.20.1 JTAG Electrical Data/Timing
        1. Table 7-53 Timing Requirements for IEEE 1149.1 JTAG
        2. Table 7-54 Switching Characteristics Over Recommended Operating Conditions for IEEE 1149.1 JTAG
        3. Table 7-55 Timing Requirements for IEEE 1149.1 JTAG With RTCK
        4. Table 7-56 Switching Characteristics Over Recommended Operating Conditions for IEEE 1149.1 JTAG With RTCK
      2. 7.20.2 Trace Port Interface Unit (TPIU)
        1. 7.20.2.1 TPIU PLL DDR Mode
  8. 8 Applications, Implementation, and Layout
    1. 8.1  Introduction
      1. 8.1.1 Initial Requirements and Guidelines
    2. 8.2  Power Optimizations
      1. 8.2.1 Step 1: PCB Stack-up
      2. 8.2.2 Step 2: Physical Placement
      3. 8.2.3 Step 3: Static Analysis
        1. 8.2.3.1 PDN Resistance and IR Drop
      4. 8.2.4 Step 4: Frequency Analysis
      5. 8.2.5 System ESD Generic Guidelines
        1. 8.2.5.1 System ESD Generic PCB Guideline
        2. 8.2.5.2 Miscellaneous EMC Guidelines to Mitigate ESD Immunity
        3. 8.2.5.3 ESD Protection System Design Consideration
      6. 8.2.6 EMI / EMC Issues Prevention
        1. 8.2.6.1 Signal Bandwidth
        2. 8.2.6.2 Signal Routing
          1. 8.2.6.2.1 Signal Routing—Sensitive Signals and Shielding
          2. 8.2.6.2.2 Signal Routing—Outer Layer Routing
        3. 8.2.6.3 Ground Guidelines
          1. 8.2.6.3.1 PCB Outer Layers
          2. 8.2.6.3.2 Metallic Frames
          3. 8.2.6.3.3 Connectors
          4. 8.2.6.3.4 Guard Ring on PCB Edges
          5. 8.2.6.3.5 Analog and Digital Ground
    3. 8.3  Core Power Domains
      1. 8.3.1 General Constraints and Theory
      2. 8.3.2 Voltage Decoupling
      3. 8.3.3 Static PDN Analysis
      4. 8.3.4 Dynamic PDN Analysis
      5. 8.3.5 Power Supply Mapping
      6. 8.3.6 DPLL Voltage Requirement
      7. 8.3.7 Loss of Input Power Event
      8. 8.3.8 Example PCB Design
        1. 8.3.8.1 Example Stack-up
        2. 8.3.8.2 vdd_dspeve Example Analysis
    4. 8.4  Single-Ended Interfaces
      1. 8.4.1 General Routing Guidelines
      2. 8.4.2 QSPI Board Design and Layout Guidelines
        1. 8.4.2.1 If QSPI is operated in Mode 0 (POL=0, PHA=0):
        2. 8.4.2.2 If QSPI is operated in Mode 3 (POL=1, PHA=1):
    5. 8.5  Differential Interfaces
      1. 8.5.1 General Routing Guidelines
      2. 8.5.2 CSI2 Board Design and Routing Guidelines
        1. 8.5.2.1 CSI2_0 MIPI CSI-2 (1.5 Gbps)
          1. 8.5.2.1.1 General Guidelines
          2. 8.5.2.1.2 Length Mismatch Guidelines
            1. 8.5.2.1.2.1 CSI2_0 MIPI CSI-2 (1.5 Gbps)
          3. 8.5.2.1.3 Frequency-domain Specification Guidelines
    6. 8.6  Clock Routing Guidelines
      1. 8.6.1 Oscillator Ground Connection
    7. 8.7  LPDDR2 Board Design and Layout Guidelines
      1. 8.7.1 LPDDR2 Board Designs
      2. 8.7.2 LPDDR2 Device Configurations
      3. 8.7.3 LPDDR2 Interface
        1. 8.7.3.1 LPDDR2 Interface Schematic
        2. 8.7.3.2 Compatible JEDEC LPDDR2 Devices
        3. 8.7.3.3 LPDDR2 PCB Stackup
        4. 8.7.3.4 LPDDR2 Placement
        5. 8.7.3.5 LPDDR2 Keepout Region
        6. 8.7.3.6 LPDDR2 Net Classes
        7. 8.7.3.7 LPDDR2 Signal Termination
        8. 8.7.3.8 LPDDR2 DDR_VREF Routing
      4. 8.7.4 Routing Specification
        1. 8.7.4.1 DQS[x] and DQ[x] Routing Specification
        2. 8.7.4.2 CK and ADDR_CTRL Routing Specification
    8. 8.8  DDR2 Board Design and Layout Guidelines
      1. 8.8.1 DDR2 General Board Layout Guidelines
      2. 8.8.2 DDR2 Board Design and Layout Guidelines
        1. 8.8.2.1 Board Designs
        2. 8.8.2.2 DDR2 Interface
          1. 8.8.2.2.1  DDR2 Interface Schematic
          2. 8.8.2.2.2  Compatible JEDEC DDR2 Devices
          3. 8.8.2.2.3  PCB Stackup
          4. 8.8.2.2.4  Placement
          5. 8.8.2.2.5  DDR2 Keepout Region
          6. 8.8.2.2.6  Bulk Bypass Capacitors
          7. 8.8.2.2.7  High-Speed Bypass Capacitors
          8. 8.8.2.2.8  Net Classes
          9. 8.8.2.2.9  DDR2 Signal Termination
          10. 8.8.2.2.10 VREF Routing
        3. 8.8.2.3 DDR2 CK and ADDR_CTRL Routing
    9. 8.9  DDR3 Board Design and Layout Guidelines
      1. 8.9.1 DDR3 General Board Layout Guidelines
      2. 8.9.2 DDR3 Board Design and Layout Guidelines
        1. 8.9.2.1  Board Designs
        2. 8.9.2.2  DDR3 Device Combinations
        3. 8.9.2.3  DDR3 Interface Schematic
          1. 8.9.2.3.1 32-Bit DDR3 Interface
          2. 8.9.2.3.2 16-Bit DDR3 Interface
        4. 8.9.2.4  Compatible JEDEC DDR3 Devices
        5. 8.9.2.5  PCB Stackup
        6. 8.9.2.6  Placement
        7. 8.9.2.7  DDR3 Keepout Region
        8. 8.9.2.8  Bulk Bypass Capacitors
        9. 8.9.2.9  High-Speed Bypass Capacitors
          1. 8.9.2.9.1 Return Current Bypass Capacitors
        10. 8.9.2.10 Net Classes
        11. 8.9.2.11 DDR3 Signal Termination
        12. 8.9.2.12 VTT
        13. 8.9.2.13 CK and ADDR_CTRL Topologies and Routing Definition
          1. 8.9.2.13.1 Three DDR3 Devices
            1. 8.9.2.13.1.1 CK and ADDR_CTRL Topologies, Three DDR3 Devices
            2. 8.9.2.13.1.2 CK and ADDR_CTRL Routing, Three DDR3 Devices
          2. 8.9.2.13.2 Two DDR3 Devices
            1. 8.9.2.13.2.1 CK and ADDR_CTRL Topologies, Two DDR3 Devices
            2. 8.9.2.13.2.2 CK and ADDR_CTRL Routing, Two DDR3 Devices
          3. 8.9.2.13.3 One DDR3 Device
            1. 8.9.2.13.3.1 CK and ADDR_CTRL Topologies, One DDR3 Device
            2. 8.9.2.13.3.2 CK and ADDR/CTRL Routing, One DDR3 Device
        14. 8.9.2.14 Data Topologies and Routing Definition
          1. 8.9.2.14.1 DQS and DQ/DM Topologies, Any Number of Allowed DDR3 Devices
          2. 8.9.2.14.2 DQS and DQ/DM Routing, Any Number of Allowed DDR3 Devices
        15. 8.9.2.15 Routing Specification
          1. 8.9.2.15.1 CK and ADDR_CTRL Routing Specification
          2. 8.9.2.15.2 DQS and DQ Routing Specification
    10. 8.10 CVIDEO/SD-DAC Guidelines and Electrical Data/Timing
  9. 9 Device and Documentation Support
    1. 9.1 Device Nomenclature
      1. 9.1.1 Standard Package Symbolization
      2. 9.1.2 Device Naming Convention
    2. 9.2 Tools and Software
    3. 9.3 Documentation Support
    4. 9.4 Related Links
    5. 9.5 Community Resources
    6. 9.6 商標
    7. 9.7 静電気放電に関する注意事項
    8. 9.8 Export Control Notice
    9. 9.9 Glossary
  10. 10Mechanical, Packaging, and Orderable Information
    1. 10.1 Packaging Information
  11. 重要なお知らせ

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • ABF|367
サーマルパッド・メカニカル・データ
発注情報
  • jajse41g_oa
search No matches found.
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    • Comfortable reading width
    • Expanded reading width
  • Card for each section
  • Card with all content

 

DATA SHEET

TDA3x 先進運転支援システム(ADAS)用SoC15mmパッケージ(ABF)、シリコン・リビジョン2.0

このリソースの元の言語は英語です。 翻訳は概要を便宜的に提供するもので、自動化ツール (機械翻訳) を使用していることがあり、TI では翻訳の正確性および妥当性につきましては一切保証いたしません。 実際の設計などの前には、ti.com で必ず最新の英語版をご参照くださいますようお願いいたします。

1 デバイスの概要

1.1 特長

  • ADASアプリケーション用に設計されたアーキテクチャ
  • ビデオおよび画像処理のサポート
    • フルHDビデオ(1920×1080p、60fps)
    • ビデオ入力とビデオ出力
  • 最大2つのC66x浮動小数点VLIW DSP
    • C67xおよびC64x+と完全にオブジェクト・コード互換
    • サイクルごとに最高32回の16×16ビット固定小数点乗算
  • 最大512KBのオンチップL3 RAM
  • レベル3 (L3)とレベル4 (L4)の相互接続
  • メモリ・インターフェイス(EMIF)モジュール
    • DDR-1066までのDDR3/DDR3Lをサポート
    • DDR-800までのDDR2をサポート
    • DDR-667までのLPDDR2をサポート
    • 最大2GBをサポート
  • デュアル Arm®Cortex®-M4イメージ・プロセッサ(IPU)
  • Vision AccelerationPac
    • 組み込みのビジョン・エンジン(EVE)
  • ディスプレイ・サブシステム
    • DMAエンジン搭載のディスプレイ・コントローラ
    • CVIDEO/SD-DAC TVのアナログ・コンポジット出力
  • ビデオ入力ポート(VIP)モジュール
    • 最大4つの多重化された入力ポートをサポート
  • オンチップの温度センサ、温度アラートも生成可能
  • 汎用メモリ・コントローラ(GPMC)
  • 拡張ダイレクト・メモリ・アクセス(EDMA)コントローラ
  • 3ポート(外部2)のギガビット・イーサネット(GMAC)スイッチ
  • コントローラ・エリア・ネットワーク(DCAN)モジュール
    • CAN 2.0Bプロトコル
  • モジュラー・コントローラ・エリア・ネットワーク(MCAN)モジュール
    • CAN 2.0Bプロトコル
  • 8つの32ビット汎用タイマ
  • 3つの構成可能なUARTモジュール
  • 4つのマルチチャネル・シリアル・ペリフェラル・インターフェイス(McSPI)
  • クワッドSPIインターフェイス
  • 2つのI2C (Inter-Integrated Circuit)ポート
  • 3つのマルチチャネル・オーディオ・シリアル・ポート(McASP)モジュール
  • マルチメディア・カード/セキュア・デジタル/セキュア・デジタル入出力インターフェイス(MMC™/SD™/SDIO)
  • 最大126の汎用I/O (GPIO)ピン
  • 電源、リセット、クロック管理
  • CToolsテクノロジによるオンチップ・デバッグ
  • 車載用にAEC-Q100認定済み
  • 15×15mm、0.65mmピッチ、367ピンPBGA (ABF)
  • 7つのデュアル・クロック・コンパレータ(DCC)
  • メモリの巡回冗長性検査(CRC)
  • TESOC (LBIST/PBIST)により、ロジックおよびオンチップ・メモリを現場でテスト可能
  • エラー信号通知モジュール(ESM)
  • リアルタイム割り込み(RTI)モジュールのインスタンスが5つ内蔵され、ウォッチドッグ・タイマとして使用可能
  • 8チャネル、10ビットのADC
  • MIPI® CSI-2カメラ・シリアル・インターフェイス
  • PWMSS
  • フルHWイメージ・パイプ: DPC、CFA、3D-NF、RGB-YUV
    • WDR、HW LDC、パースペクティブ

1.2 アプリケーション

  • モノラル、ステレオ、またはTri-Optic前面カメラ
    • 物体検出
    • 通行人検出
    • 交通標識の認識
    • 車線検出および逸脱警告
    • 自動緊急ブレーキ
    • アダプティブ・クルーズ・コントロール
    • 前方衝突警告
    • ハイビーム支援
  • LVDSまたはイーサネット・サラウンド・ビュー
    • 2Dサラウンド・ビュー
    • 3Dサラウンド・ビュー
    • 後方の物体検出
    • 駐車支援
    • 通行人検出
    • 車線追跡
    • ドライブ記録
  • センサ・フュージョン - 光学、レーダー、超音波、LIDARセンサ
    • 物体データの融合
    • 生データの融合

1.3 概要

TIのTDA3xシステム・オン・チップ(SoC)は高度に最適化され、拡張性のあるデバイス・ファミリで、最先端の先進運転支援システム(ADAS)の要件を満たすよう設計されています。TDA3xファミリでは、より自律的で衝突の危険がない運転環境を実現するため、高性能、低消費電力、小さな外形、ADASビジョン分析処理の最適な組み合わせが統合されており、広範な車載用ADASアプリケーションが実現可能です。

TDA3x SoCによって、前面カメラ、後部カメラ、サラウンド・ビュー、レーダー、フュージョンを含む、業界でも最も広範なADASアプリケーションを単一アーキテクチャで実現可能になり、今日の自動車に高度なビジョン・テクノロジを組み込めるようになります。

TDA3x SoC には異種混合で拡張性のあるアーキテクチャが搭載されており、テキサス・インスツルメンツ (TI) の固定小数点および浮動小数点 TMS320C66x デジタル信号プロセッサ (DSP) 生成コア、Vision AccelerationPac (EVE)、およびデュアル Cortex-M4 プロセッサが混在しています。このデバイスは電力プロファイルが低く、各種のパッケージ・オプション(パッケージ・オン・パッケージを含む)で供給されるため、小さな外形の設計が可能になります。またTDA3x SoCには、LVDSベースのサラウンド・ビュー・システム用マルチカメラ・インターフェイス(パラレルとシリアルの両方)、ディスプレイ、CAN、ギガビット・イーサネットAVBなど、多くのペリフェラルも統合されています。

このファミリの製品のVision AccelerationPacには、組み込みビジョン・エンジン(EVE)が含まれており、アプリケーション・プロセッサからビジョン解析機能の負荷を取り除くとともに、電力フットプリントも減らすことができます。Vision AccelerationPacは、プログラムを効率的に実行できる32ビットRISCコアと、ビジョン処理に特化したベクトル・コプロセッサを持ち、ビジョン処理に最適化されています。

さらに、TIはArm、DSP、EVEコプロセッサ用に包括的な開発ツールのセットを提供しており、Cコンパイラ、DSPアセンブリ・オプティマイザなどを使用してプログラミングとスケジューリングを簡素化し、デバッグ・インターフェイスによってソースコードの実行を見通すことができます。

TDA3x ADASプロセッサはAEC-Q100標準に従い認定済みです。

製品情報

型番 パッケージ 本体サイズ
TDA3LAxABFQ1 FCBGA (367) 15.0mm×15.0mm
TDA3MVxABFQ1 FCBGA (367) 15.0mm×15.0mm
TDA3MAxABFQ1 FCBGA (367) 15.0mm×15.0mm
TDA3MDxABFQ1 FCBGA (367) 15.0mm×15.0mm
TDA3LXxABFQ1 FCBGA (367) 15.0mm×15.0mm

1.4 機能ブロック図

スーパーセットの機能ブロック図を、Figure 1-1に示します。

TDA3MV TDA3MA TDA3MD TDA3LX TDA3LA SPRS916_Intro_001_SR2.0.gifFigure 1-1 TDA3xのブロック図

2 改訂履歴

Changes from September 1, 2018 to March 31, 2019 (from F Revision (August 2018) to G Revision)

  • 「製品情報」表を更新し、各デバイス用の行を追加Go
  • Added clarification notes regarding XTDA3SX part number to , Device ComparisonGo
  • Added Related Products sectionGo
  • Removed Internal pulldown for OSC0 and OSC1 oscillators from Table 4-2, Ball CharacteristicsGo
  • Added clarification notes for EMU[1:0] connections in Table 4-22, GPIOs Signal Descriptions and Table 4-24, Debug Signal DescriptionsGo
  • Added clarification note regarding TSHUT feature in , Recommended Operating ConditionsGo
  • Updated VD_CORE max value in Table 5-3, Voltage Domains Operating Performance PointsGo
  • Updated FUNC_32K_CLK source name in Table 5-5, Maximum Supported FrequencyGo
  • Updated paragraphs as per datasheet standard in Section 7.3.1.2, 1.8 V and 3.3 V Signal Transition Rates and Section 7.4, Recommended Clock and Control Signal Transition BehaviorGo
  • Added missing "hsync" and "fld" signals to Table 7-3, VIN1 IOSETsGo
  • Fixed muxmode value for vin2a_hsync0 in Table 7-4, VIN2 IOSETsGo
  • Updated Section 9.1, Device Nomenclature, Section 9.2Tools and Software, and Section 9.3, Documentation Support; Removed section 9.3.1 FCC Warning, section 9.3.2 Information About Cautions and Warnings, and section 9.4 Receiving Notification of Documentation Updates; Fixed Arm trademark in section 9.7 TrademarksGo
  • Updated note for cosmetic marks on packageGo
  • Added Speed Grade "S" to Table 9-1, Nomenclature DescriptionGo
  • Added clarification notes regarding XTDA3SX part number in Table 9-1, Nomenclature DescriptionGo
  • Updated Section 10, Mechanical, Packaging, and Orderable Information as per datasheet standardGo

3 Device Comparison

Table 3-1 shows a comparison between devices, highlighting the differences.

Table 3-1 Device Comparison(2)(5)

FEATURES DEVICE
TDA3MVx TDA3MAx TDA3MDx TDA3LXx TDA3LAx
Features
CTRL_WKUP_STD_FUSE_DIE_ID_2 [31:24] Base PN register bitfield value(4)(5) TDA3MV: 147 (0x93) TDA3MA:
149 (0x95)		 TDA3MD:
157 (0x9D)		 TDA3LX: 154 (0x9A) TDA3LA:
151 (0x97)
TDA3MV-FD: 148 (0x94) TDA3LX–FD: 150 (0x96)
Processors/ Accelerators
Speed Grades R, S D, R, S D, R, S D, S D, R, S B, D, R, S B, D, R, S
C66x VLIW DSP DSP1 Yes Yes Yes Yes Yes
DSP2 Yes Yes Yes No No
Display Subsystem VOUT1 Yes No No Yes No
SD_DAC Yes No No Yes No
Embedded Vision Engine (EVE) EVE1 Yes Yes No Yes Yes
Dual Arm Cortex-M4 Image Processing Unit (IPU) IPU1 Yes Yes Yes Yes Yes
Imaging Subsystem Processor (ISS) with MIPI CSI-2 and CPI ports ISP Yes No No Yes No
WDR & Mesh LDC(1) Yes No No Yes No
CAL_A Yes Yes Yes Yes Yes
CAL_B Yes Yes Yes Yes Yes
LVDS-RX Yes Yes Yes Yes Yes
CPI Yes Yes Yes Yes Yes
Video Input Port (VIP) VIP1 vin1a Yes Yes Yes Yes Yes
vin1b Yes Yes Yes Yes Yes
vin2a Yes Yes Yes Yes Yes
vin2b Yes Yes Yes Yes Yes
Program/Data Storage
On-Chip Shared Memory (RAM) OCMC_RAM1 512kB 512kB 512kB 256kB 256kB
General-Purpose Memory Controller (GPMC) GPMC Yes Yes Yes Yes Yes
LPDDR2/DDR2/DDR3/DDR3L Memory Controller EMIF1
(optional with SECDED) 		up to 2GB up to 2GB up to 2GB up to 2GB up to 2GB
Peripherals
Controller Area Network Interface (CAN) DCAN1 Yes Yes Yes Yes Yes
MCAN Yes(3) Yes Yes Yes Yes(3) Yes Yes
Enhanced DMA (EDMA) EDMA Yes Yes Yes Yes Yes
Embedded 8 channel ADC ADC Yes Yes Yes Yes Yes
Ethernet Subsystem (Ethernet SS) GMAC_SW[0] RGMII Only RGMII Only RGMII Only RGMII Only RGMII Only
GMAC_SW[1] RGMII Only RGMII Only RGMII Only RGMII Only RGMII Only
General-Purpose IO (GPIO) GPIO Up to 126 Up to 126 Up to 126 Up to 126 Up to 126
Inter-Integrated Circuit Interface (I2C) I2C 2 2 2 2 2
System Mailbox Module MAILBOX 2 2 2 2 2
Multichannel Audio Serial Port (McASP) McASP1 16 serializers 16 serializers 16 serializers 16 serializers 16 serializers
McASP2 6 serializers 6 serializers 6 serializers 6 serializers 6 serializers
McASP3 6 serializers 6 serializers 6 serializers 6 serializers 6 serializers
MultiMedia Card/Secure Digital/Secure Digital Input Output Interface (MMC/SD/SDIO) MMC 1x SDIO 4b 1x SDIO 4b 1x SDIO 4b 1x SDIO 4b 1x SDIO 4b
Multichannel Serial Peripheral Interface (McSPI) McSPI 4 4 4 4 4
Quad SPI (QSPI) QSPI Yes Yes Yes Yes Yes
Spinlock Module SPINLOCK Yes Yes Yes Yes Yes
Timers, General-Purpose TIMER 8 8 8 8 8
Dual Clock Comparators (DCC) DCC 7 7 7 7 7
Pulse-Width Modulation Subsystem (PWMSS) PWMSS1 Yes Yes Yes Yes Yes
Universal Asynchronous Receiver/Transmitter (UART) UART 3 3 3 3 3
Memory Cyclic Redundancy Check (CRC) CRC Yes Yes Yes Yes Yes
TESOC (LBIST/PBIST) LBIST/PBIST Yes Yes Yes Yes Yes
Error Signaling Module (ESM) ESM Yes Yes Yes Yes Yes
Real Time Interrupt (RTI) RTI 5 5 5 5 5
  1. Wide Dynamic Range and Lens Distortion Correction.
  2. Listed devices are a sample of devices available in TDA3x family. The device name decoder can provide the details of individual part number.
  3. Device supports FD (Flexible Data Rate) as an optional feature if the part number is designated with the “F” option.
  4. For more details about the CTRL_WKUP_STD_FUSE_DIE_ID_2 register and Base PN bitfield, see the TDA3x SoC for Advanced Driver Assistance Systems (ADAS) Silicon Revision 2.0, 1.0A, 1.0.
  5. XTDA3SX is the base part number for the superset device. Software should constrain the features used to match the intended production device. The Base PN register bitfield value is 0x98.

3.1 Related Products

    Companion Products for TDA3Review products that are frequently purchased or used in conjunction with this product.
    Reference Designs for TDA3TI Designs Reference Design Library is a robust reference design library spanning analog, embedded processor and connectivity. Created by TI experts to help you jump-start your system design, all TI Designs include schematic or block diagrams, BOMs and design files to speed your time to market. Search and download designs at ti.com/tidesigns.

4 Terminal Configuration and Functions

4.1 Terminal Assignment

Figure 4-1 shows the ball locations for the 367 plastic ball grid array (PBGA) package and are used in conjunction with Table 4-2 through Table 4-29 to locate signal names and ball grid numbers.

TDA3MV TDA3MA TDA3MD TDA3LX TDA3LA SPRS916_BALL_01.gifFigure 4-1 ABF FCBGA-N367 Package (Bottom View)

NOTE

The following bottom balls are not connected: C4 / C7 / C9 / C11 / C13 / C15 / C19 / D4 / D5 / D9 / D11 / D13 / D17 / D18 / D19 / D20 / E4 / E5 / E6 / E9 / E11 / E13 / E15 / E18 / E19 / F5 / F9 / F11 / F18 / G13 / G15 / G17 / G20 / H3 / H4 / H5 / H6 / J8 / J9 / J12 / J13 / J14 / J18 / J19 / J20 / K3 / K4 / K5 / K6 / L9 / L10 / L11 / L13 / L14 / L17 / L18 / L19 / L20 / M3 / M4 / M5 / M6 / N9 / N11 / N13 / N14 / N17 / N18 / N19 / N20 / P3 / P4 / P5 / P6 / R8 / R10 / R11 / R13 / R14 / R15 / R17 / R18 / R19 / R20 / T3 / T6 / U5 / U10 / U12 / U14 / U18 / V4 / V5 / V6 / V8 / V10 / V12 / V14 / V17 / V18 / V19 / W3 / W4 / W5 / W10 / W12 / W14 / W18 / W19 / W20 / Y4 / Y7 / Y10 / Y12 / Y14 / Y16 / Y19.

These balls do not exist on the package.

4.1.1 Unused Balls Connection Requirements

This section describes the Unused/Reserved balls connection requirements.

NOTE

The following balls are reserved: A2 / F6 / A21 / B1

These balls must be left unconnected.

NOTE

All unused power supply balls must be supplied with the voltages specified in the , Recommended Operating Conditions, unless alternative tie-off options are included in Section 4.4, Signal Descriptions.

Table 4-1 Unused Balls Specific Connection Requirements

Balls Connection Requirements
B21 / E22 / J5 / AA10 / AA5 / AA20 / W1 / T21 These balls must be connected to GND through an external pull resistor if unused
J2 / G5 / G4 / L3 / L4 / AB10 / J3 / AB5 / Y20 / W2 / T22 / L6 / L5 These balls must be connected to the corresponding power supply through an external pull resistor if unused
M19 / M20 / M21 / M22 / N22 / N21 / P19 / P18 / P20 These balls must be connected together to GND through a single external 10kΩ resistor if unused.

NOTE

All other unused signal balls with a Pad Configuration Register can be left unconnected with their internal pullup or pulldown resistor enabled.

NOTE

All other unused signal balls without Pad Configuration Register can be left unconnected.

 
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