すべての高速デバイスと同様に、基板レイアウトに細心の注意を払うことで最良のシステム性能を実現しています。THS4541–DIE について、一般的な高速の信号路レイアウトの提案を以下に示します。
- デバイスの電源ピンには、グランド・プレーン上に良質な高周波デカップリング・コンデンサ (0.1µF) を使用します。さらに大きな値のコンデンサ (2.2µF) が必要ですが、デバイスの電源ピンから離して配置することで、デバイス間で共有することができます。2 つの電源 (バイポーラ動作用) 間に電源デカップリング・コンデンサも追加する必要があります。最高の高周波デカップリングを実現するために、標準コンデンサよりも非常に高い自己共振周波数を提供する X2Y 電源デカップリング・コンデンサを使用します。
- 各 THS4541–DIE には、グランドプレーン付近に個別の 0.1µF コンデンサを接続します。大容量コンデンサのフェライト・ビーズなど、カスケード接続、または複数の並列チャネルは、多くの場合でローカル高周波数デカップリング・コンデンサに役立ちます。
- 感知可能な距離で差動信号を配線する場合は、インピーダンスのパターンが一致しているマイクロストリップ・レイアウト技術を使用します。
- 入力加算接合部は、寄生容量の影響を大きく受けます。したがって、抵抗のデバイス・ピン側にある加算接合部には最短のパターン長で Rg 素子を接続します。Rg 素子の反対側は、ソースとグランドに必要な場合は、より長いパターン長を使用することができます。