THS4541-DIE は、さまざまなソースから幅広い範囲の ADC まで、インターフェイスに対して非常に柔軟性の高い素子を提供します。すべての精度と高速 ADC にはコモン・モード電圧での差動入力が必要となるため、この設計は THS4541-DIE の基本的なアプリケーションとなります。

THS4541-DIE は、広範な精度の逐次比較型、ΔΣ、または高速パイプライン ADC にシンプルなインターフェイスを提供します。出力ピンに非常に優れた歪みを実現するには、信号路で ADC 入力に標準的に必要とされるよりも大幅に広い帯域幅を THS4541-DIE によって供給します。たとえば、差動設計の例に対しては、2 つのシングルエンドのゲインによって約 500MHz の小信号帯域幅が提供されます。ソース信号がナイキスト帯域制限されている場合でも、アンプと ADC 間の広帯域ノイズが帯域制限されていなければ、この広帯域幅により THS4541-DIE のノイズを充分に一体化して、ADC を介して SNR を低下させることができます。

図 9-1 に、JESD デジタル出力インターフェイス、ADC34J22 (50MSPS、クワッド、12 ビット ADC) のデモボード上に DC 結合、制御付き、段間の帯域幅フィルタを実装した 2 つのインターフェイスのゲインの例を示します。このボードは パッケージされた THS4541 を使用しており、dallaslogic.com の完全なマニュアルでは DEV-ADC34J22 ADC HSMC MODULE と呼ばれています。

この設計は DC 結合、50Ω 入力マッチ用のため、499Ω フィードバック抵抗で開始して、 THS4541 の出力ピンに 2.35V/V のゲインを供給します。3 次段間ローパス・フィルタは、ADC に対する 0.85V/V の挿入損失で 20MHz のベッセル応答が供給され、ボードの端から ADC 入力まで正味 2V/V のゲインを実現します。 THS4541 はオーバードライブを吸収できますが、図 9-1 に示すように、BAV99 低容量デバイスを使用して、外付けの保護用素子が追加されています。DC 結合テストでは、ピン 1 と 2 をジャンパで接続します。ソースが AC 結合された 50Ω ソースの場合、ピン 2 と 3 をジャンパで接続して差動バランスを維持します。FFT テストは通常、バンドパス・フィルタを AC 結合されたソースであるボードに使用します。標準的な 5MHz のフルスケール、シングルトーン FFT を 図 9-2 に示します。ここでは、ジャンパはピン 2 と 3 が接続されています。報告されている 70.09dBFs の信号対雑音比は、テストを行った ADC のみの性能である 70.42dBFs からわずかに低減されており、段間ノイズ帯域幅の制限フィルタの値を示しています。 THS4541 の非常に低い高調波歪みにより、図 9-2 に示すように SFDR および THD も非常に低くなります。この 96dB の SFDR および 92.83dB の THD は、ADC のみのテスト結果と比較することができます。