JAJSSV3C June   2012  – January 2024 TLC59283

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン配置
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 保存条件
    3. 5.3 ESD 定格
    4. 5.4 推奨動作条件
    5. 5.5 熱に関する情報
    6. 5.6 電気的特性
    7. 5.7 タイミング特性
    8. 5.8 タイミング図
    9. 5.9 代表的特性
  7. 6 パラメータ測定情報
    1. 6.1 ピン互換の入力および出力回路図
    2. 6.2 テスト回路
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 定シンク電流値の設定
      2. 7.3.2 定電流ドライバのオン / オフ制御
      3. 7.3.3 ノイズ低減
        1. 7.3.3.1 内蔵プリチャージ FET
        2. 7.3.3.2 出力制御ループの安定性を向上
  9. 8 レジスタ設定
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション特性の波形
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 サード・パーティ製品に関する免責事項
    2. 10.2 ドキュメントのサポート
      1. 10.2.1 関連資料
    3. 10.3 ドキュメントの更新通知を受け取る方法
    4. 10.4 サポート・リソース
    5. 10.5 商標
    6. 10.6 静電気放電に関する注意事項
    7. 10.7 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

8 レジスタ設定

TLC59283 には 16 ビットのシフト レジスタと、出力オン / オフ データ ラッチがあります。シフト レジスタとデータ ラッチはどちらも 16 ビット長であり、定電流出力のオン / オフに使用されます。図 8-1 に、シフト レジスタとデータ ラッチの構成を示します。SIN ピンのデータは、SCLK ピンの立ち上がりエッジで 16 ビット シフト レジスタの LSB にシフトインされ、SOUT データは SCLK の立ち上がりエッジで変化します。

GUID-22C8DE3F-F57F-45B3-A9DC-73F3ABCA4E98-low.gif図 8-1 16 ビット シフト レジスタと、出力オン / オフ データ ラッチ構成

LAT が High の間、16 ビット シフト レジスタの出力オン / オフ データは、出力のオン / オフ データ ラッチへ転送され続けます。したがって、LAT が High のときに 16 ビット シフト レジスタのデータが変更されると、データ ラッチのデータも変更されます。LAT が Low のときは、データ ラッチのデータは保持されます。デバイスの電源が最初にオンになったとき、出力オン / オフ シフト レジスタおよびラッチのデータはデフォルト値に設定されていません。定電流出力をオンにする前に、オンまたはオフ制御データをオンまたはオフ制御データ ラッチに書き込む必要があります。BLANK が High のとき、すべての定電流出力は強制的にオフになります。OUTn のオン / オフ出力は、出力オン / オフ データ ラッチ内のデータによって制御されます。 書き込みデータの真理値表とタイミング図をそれぞれ 表 8-1 と 図 8-2 に示します。

表 8-1 動作時の真理値表
SCLKLATBLANKSINOUT0…OUT7…OUT15SOUT
↑HighLowDnDn…Dn – 7…Dn – 15Dn – 15
↑LOWLOWDn + 1変更なしDn – 14
↑HighLowDn + 2Dn + 2…Dn – 5…Dn – 13Dn – 13
↓—LowDn + 3Dn + 2…Dn – 5…Dn – 13Dn – 13
↓—HighDn + 3オフDn – 13
GUID-C0A55161-EF4C-4B34-99BF-CC55574E8FA9-low.gif図 8-2 動作タイミング図