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  • TMS320C2834x Delfinoマイクロコントローラ

    • JAJSFZ4E March   2009  – August 2018 TMS320C28341 , TMS320C28342 , TMS320C28343 , TMS320C28344 , TMS320C28345 , TMS320C28346

      PRODUCTION DATA.  

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  • TMS320C2834x Delfinoマイクロコントローラ
  1. 1デバイスの概要
    1. 1.1 特長
    2. 1.2 アプリケーション
    3. 1.3 概要
    4. 1.4 機能ブロック図
  2. 2改訂履歴
  3. 3Device Comparison
    1. 3.1 Related Products
  4. 4Terminal Configuration and Functions
    1. 4.1 Pin Diagrams
    2. 4.2 Signal Descriptions
  5. 5Specifications
    1. 5.1 Absolute Maximum Ratings
    2. 5.2 ESD Ratings – Automotive
    3. 5.3 ESD Ratings – Commercial
    4. 5.4 Recommended Operating Conditions
    5. 5.5 Power Consumption Summary
      1. Table 5-1 TMS320C28346/C28344 Current Consumption by Power-Supply Pins at 300-MHz SYSCLKOUT
      2. Table 5-2 TMS320C28345/C28343 Current Consumption by Power-Supply Pins at 200-MHz SYSCLKOUT
      3. 5.5.1     Reducing Current Consumption
    6. 5.6 Electrical Characteristics
    7. 5.7 Thermal Resistance Characteristics
      1. 5.7.1 ZHH Package
      2. 5.7.2 ZFE Package
    8. 5.8 Thermal Design Considerations
    9. 5.9 Timing and Switching Characteristics
      1. 5.9.1 Timing Parameter Symbology
        1. 5.9.1.1 General Notes on Timing Parameters
        2. 5.9.1.2 Test Load Circuit
        3. 5.9.1.3 Device Clock Table
          1. Table 5-4 Clocking and Nomenclature (300-MHz Devices)
          2. Table 5-5 Clocking and Nomenclature (200-MHz Devices)
      2. 5.9.2 Power Sequencing
        1. 5.9.2.1   Power Management and Supervisory Circuit Solutions
        2. Table 5-6 Reset (XRS) Timing Requirements
      3. 5.9.3 Clock Requirements and Characteristics
        1. Table 5-7 XCLKIN/X1 Timing Requirements – PLL Enabled
        2. Table 5-8 XCLKIN/X1 Timing Requirements – PLL Disabled
        3. Table 5-9 XCLKOUT Switching Characteristics (PLL Bypassed or Enabled)
      4. 5.9.4 Peripherals
        1. 5.9.4.1 General-Purpose Input/Output (GPIO)
          1. 5.9.4.1.1 GPIO - Output Timing
            1. Table 5-10 General-Purpose Output Switching Characteristics
          2. 5.9.4.1.2 GPIO - Input Timing
            1. Table 5-11 General-Purpose Input Timing Requirements
          3. 5.9.4.1.3 Sampling Window Width for Input Signals
          4. 5.9.4.1.4 Low-Power Mode Wakeup Timing
            1. Table 5-12 IDLE Mode Timing Requirements
            2. Table 5-13 IDLE Mode Switching Characteristics
            3. Table 5-14 STANDBY Mode Timing Requirements
            4. Table 5-15 STANDBY Mode Switching Characteristics
            5. Table 5-16 HALT Mode Timing Requirements
            6. Table 5-17 HALT Mode Switching Characteristics
        2. 5.9.4.2 Enhanced Control Peripherals
          1. 5.9.4.2.1 Enhanced Pulse Width Modulator (ePWM) Timing
            1. Table 5-18 ePWM Timing Requirements
            2. Table 5-19 ePWM Switching Characteristics
          2. 5.9.4.2.2 Trip-Zone Input Timing
            1. Table 5-20 Trip-Zone Input Timing Requirements
          3. 5.9.4.2.3 High-Resolution PWM Timing
            1. Table 5-21 High-Resolution PWM Characteristics at SYSCLKOUT = (150–300 MHz)
          4. 5.9.4.2.4 Enhanced Capture (eCAP) Timing
            1. Table 5-22 Enhanced Capture (eCAP) Timing Requirements
            2. Table 5-23 eCAP Switching Characteristics
          5. 5.9.4.2.5 Enhanced Quadrature Encoder Pulse (eQEP) Timing
            1. Table 5-24 Enhanced Quadrature Encoder Pulse (eQEP) Timing Requirements
            2. Table 5-25 eQEP Switching Characteristics
          6. 5.9.4.2.6 ADC Start-of-Conversion Timing
            1. Table 5-26 External ADC Start-of-Conversion Switching Characteristics
        3. 5.9.4.3 External Interrupt Timing
          1. Table 5-27 External Interrupt Timing Requirements
          2. Table 5-28 External Interrupt Switching Characteristics
        4. 5.9.4.4 I2C Electrical Specification and Timing
          1. Table 5-29 I2C Timing
        5. 5.9.4.5 Serial Peripheral Interface (SPI) Timing
          1. 5.9.4.5.1 Master Mode Timing
            1. Table 5-30 SPI Master Mode External Timing (Clock Phase = 0)
            2. Table 5-31 SPI Master Mode External Timing (Clock Phase = 1)
          2. 5.9.4.5.2 Slave Mode Timing
            1. Table 5-32 SPI Slave Mode External Timing (Clock Phase = 0)
            2. Table 5-33 SPI Slave Mode External Timing (Clock Phase = 1)
        6. 5.9.4.6 Multichannel Buffered Serial Port (McBSP) Timing
          1. 5.9.4.6.1 McBSP Transmit and Receive Timing
            1. Table 5-34 McBSP Timing Requirements
            2. Table 5-35 McBSP Switching Characteristics
          2. 5.9.4.6.2 McBSP as SPI Master or Slave Timing
            1. Table 5-36 McBSP as SPI Master or Slave Timing Requirements (CLKSTP = 10b, CLKXP = 0)
            2. Table 5-37 McBSP as SPI Master or Slave Switching Characteristics (CLKSTP = 10b, CLKXP = 0)
            3. Table 5-38 McBSP as SPI Master or Slave Timing Requirements (CLKSTP = 11b, CLKXP = 0)
            4. Table 5-39 McBSP as SPI Master or Slave Switching Characteristics (CLKSTP = 11b, CLKXP = 0)
            5. Table 5-40 McBSP as SPI Master or Slave Timing Requirements (CLKSTP = 10b, CLKXP = 1)
            6. Table 5-41 McBSP as SPI Master or Slave Switching Characteristics (CLKSTP = 10b, CLKXP = 1)
            7. Table 5-42 McBSP as SPI Master or Slave Timing Requirements (CLKSTP = 11b, CLKXP = 1)
            8. Table 5-43 McBSP as SPI Master or Slave Switching Characteristics (CLKSTP = 11b, CLKXP = 1)
      5. 5.9.5 Emulator Connection Without Signal Buffering for the MCU
      6. 5.9.6 External Interface (XINTF) Timing
        1. 5.9.6.1 USEREADY = 0
        2. 5.9.6.2 Synchronous Mode (USEREADY = 1, READYMODE = 0)
        3. 5.9.6.3 Asynchronous Mode (USEREADY = 1, READYMODE = 1)
        4. 5.9.6.4 XINTF Signal Alignment to XCLKOUT
        5. 5.9.6.5 External Interface Read Timing
          1. Table 5-46 External Interface Read Timing Requirements
          2. Table 5-47 External Interface Read Switching Characteristics
        6. 5.9.6.6 External Interface Write Timing
          1. Table 5-48 External Interface Write Switching Characteristics
        7. 5.9.6.7 External Interface Ready-on-Read Timing With One External Wait State
          1. Table 5-49 External Interface Read Switching Characteristics (Ready-on-Read, One Wait State)
          2. Table 5-50 External Interface Read Timing Requirements (Ready-on-Read, One Wait State)
          3. Table 5-51 Synchronous XREADY Timing Requirements (Ready-on-Read, One Wait State)
          4. Table 5-52 Asynchronous XREADY Timing Requirements (Ready-on-Read, One Wait State)
        8. 5.9.6.8 External Interface Ready-on-Write Timing With One External Wait State
          1. Table 5-53 External Interface Write Switching Characteristics (Ready-on-Write, One Wait State)
          2. Table 5-54 Synchronous XREADY Timing Requirements (Ready-on-Write, One Wait State)
          3. Table 5-55 Asynchronous XREADY Timing Requirements (Ready-on-Write, One Wait State)
        9. 5.9.6.9 XHOLD and XHOLDA Timing
          1. Table 5-56 XHOLD/XHOLDA Timing Requirements
  6. 6Detailed Description
    1. 6.1 Brief Descriptions
      1. 6.1.1  C28x CPU
      2. 6.1.2  Memory Bus (Harvard Bus Architecture)
      3. 6.1.3  Peripheral Bus
      4. 6.1.4  Real-Time JTAG and Analysis
      5. 6.1.5  External Interface (XINTF)
      6. 6.1.6  M0, M1 SARAMs
      7. 6.1.7  L0, L1, L2, L3, L4, L5, L6, L7, H0, H1, H2, H3, H4, H5 SARAMs
      8. 6.1.8  Boot ROM
      9. 6.1.9  Security
      10. 6.1.10 Peripheral Interrupt Expansion (PIE) Block
      11. 6.1.11 External Interrupts (XINT1–XINT7, XNMI)
      12. 6.1.12 Oscillator and PLL
      13. 6.1.13 Watchdog
      14. 6.1.14 Peripheral Clocking
      15. 6.1.15 Low-Power Modes
      16. 6.1.16 Peripheral Frames 0, 1, 2, 3 (PFn)
      17. 6.1.17 General-Purpose Input/Output (GPIO) Multiplexer
      18. 6.1.18 32-Bit CPU-Timers (0, 1, 2)
      19. 6.1.19 Control Peripherals
      20. 6.1.20 Serial Port Peripherals
    2. 6.2 Peripherals
      1. 6.2.1  DMA Overview
      2. 6.2.2  32-Bit CPU-Timer 0, CPU-Timer 1, CPU-Timer 2
      3. 6.2.3  Enhanced PWM Modules
      4. 6.2.4  High-Resolution PWM (HRPWM)
      5. 6.2.5  Enhanced CAP Modules
      6. 6.2.6  Enhanced QEP Modules
      7. 6.2.7  External ADC Interface
      8. 6.2.8  Multichannel Buffered Serial Port (McBSP) Module
      9. 6.2.9  Enhanced Controller Area Network (eCAN) Modules (eCAN-A and eCAN-B)
      10. 6.2.10 Serial Communications Interface (SCI) Modules (SCI-A, SCI-B, SCI-C)
      11. 6.2.11 Serial Peripheral Interface (SPI) Module (SPI-A, SPI-D)
      12. 6.2.12 Inter-Integrated Circuit (I2C)
      13. 6.2.13 GPIO MUX
      14. 6.2.14 External Interface (XINTF)
    3. 6.3 Memory Maps
    4. 6.4 Register Map
      1. 6.4.1 Device Emulation Registers
    5. 6.5 Interrupts
      1. 6.5.1 External Interrupts
    6. 6.6 System Control
      1. 6.6.1 OSC and PLL Block
        1. 6.6.1.1 External Reference Oscillator Clock Option
        2. 6.6.1.2 PLL-Based Clock Module
        3. 6.6.1.3 Loss of Input Clock
      2. 6.6.2 Watchdog Block
    7. 6.7 Low-Power Modes Block
  7. 7Applications, Implementation, and Layout
    1. 7.1 TI Design or Reference Design
  8. 8デバイスおよびドキュメントのサポート
    1. 8.1 はじめに
    2. 8.2 デバイスおよび開発ツールの項目表記
    3. 8.3 ツールとソフトウェア
    4. 8.4 ドキュメントのサポート
    5. 8.5 関連リンク
    6. 8.6 Community Resources
    7. 8.7 商標
    8. 8.8 静電気放電に関する注意事項
    9. 8.9 Glossary
  9. 9メカニカル、パッケージ、および注文情報
    1. 9.1 パッケージ情報
  10. 重要なお知らせ

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • ZFE|256
サーマルパッド・メカニカル・データ
発注情報
  • jajsfz4e_oa
  • jajsfz4e_pm
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    • Expanded reading width
  • Card for each section
  • Card with all content

 

DATA SHEET

TMS320C2834x Delfinoマイクロコントローラ

このリソースの元の言語は英語です。 翻訳は概要を便宜的に提供するもので、自動化ツール (機械翻訳) を使用していることがあり、TI では翻訳の正確性および妥当性につきましては一切保証いたしません。 実際の設計などの前には、ti.com で必ず最新の英語版をご参照くださいますようお願いいたします。

1 デバイスの概要

1.1 特長

  • 高性能のスタティックCMOSテクノロジ
    • 最高300MHz (サイクル・タイム3.33ns)
    • コア1.1V/1.2V、I/O 3.3V、PLL/オシレータ1.8Vの設計
  • 高性能の32ビットCPU (TMS320C28x)
    • IEEE 754単精度浮動小数点ユニット(FPU)
    • 16×16および32×32のMAC演算
    • 16×16のデュアルMAC
    • ハーバード・バス・アーキテクチャ
    • 高速な割り込み応答と処理
    • 高いコード効率(C/C++およびアセンブリ)
  • 6チャネルのDMAコントローラ(McBSP、XINTF、SARAM用)
  • 16ビットまたは32ビットの外部インターフェイス(XINTF)
    • 2M×16を超えるアドレスを使用可能
  • オンチップ・メモリ
    • 最大258K×16のSARAM
    • 8K×16のブートROM
  • クロックおよびシステム制御
    • オンチップ発振回路
    • ウォッチドッグ・タイマ・モジュール
  • 64のペリフェラル割り込みすべてをサポートする、ペリフェラル割り込み拡張(PIE)ブロック
  • リトル・エンディアン
  • 拡張制御ペリフェラル
    • 18の拡張パルス幅変調器(ePWM)出力
      • 周期および周波数制御機能付きの専用16ビット・タイム・ベース・カウンタ
      • シングル・エッジ、デュアル・エッジ対称、またはデュアル・エッジ非対称の出力
      • デッドバンド生成
      • 高周波数キャリアによるPWMチョッピング
      • トリップ・ゾーン入力
      • 最大9つのHRPWM出力、VDD = 1.1VにおいてMEP分解能55ps (1.2Vにおいて65ps)
    • 6つの32ビット拡張キャプチャ(eCAP)モジュール
      • 3つのキャプチャ入力、または3つの補助パルス幅変調器出力として構成可能
      • 最大4つのイベント・タイムスタンプをシングル・ショットでキャプチャ
    • 3つの32ビット直交エンコーダ・パルス(QEP)モジュール
    • 6つの32ビット・タイマおよび9つの16ビット・タイマ
  • 3つの32ビットCPUタイマ
  • シリアル・ポート・ペリフェラル
    • 最大2つのCANモジュール
    • 最大3つのSCI (UART)モジュール
    • 最大2つのMcBSPモジュール(SPIとして構成可能)
    • 最大2つのSPIモジュール
    • 1つの集積回路相互接続(I2C)バス
  • 外部ADC用インターフェイス
  • 最大88の個別にプログラム可能な、多重化された、入力フィルタリング付きGPIOピン
  • 高度なエミュレーション機能
    • 分析およびブレークポイント機能
    • ハードウェアによるリアルタイム・デバッグ
  • パッケージ・オプション
    • 256ボールのプラスチック・ボール・グリッド・アレイ(BGA) (ZFE)
    • 179ボール MicroStar BGA™(ZHH)
  • 温度オプション
    • T: -40℃～105℃ (ZFE、ZHH)
    • S: -40℃～125℃ (ZFE)
    • Q: -40℃～125℃ (ZFE)
      (車載アプリケーション向けにAEC Q100認定)

1.2 アプリケーション

  • 産業用ACインバータ・ドライブ
  • 産業用サーボ・アンプおよびコントローラ
  • コンピュータ数値制御(CNC)による機械加工
  • 無停電電源およびサーバー用電源
  • テレコム機器用電源
  • 太陽光インバータ

1.3 概要

TMS320C2000™32ビット・マイクロコントローラは、処理、センシング、アクチュエーション用に最適化されており、リアルタイム制御アプリケーションの閉ループ性能を向上できます。C2000™マイクロコントローラのラインナップには、Delfino™ Premium Performanceマイクロコントローラ・ファミリと、Piccolo™ Entry Performanceマイクロコントローラ・ファミリが含まれています。

TMS320C2834x (C2834x) Delfino ™マイクロコントローラ・ユニット(MCU)デバイスは、TIの既存のF2833x高性能浮動小数点マイクロコントローラを基礎として構築されたものです。C2834xは最高で300MHzの浮動小数点性能を実現し、最大516KBのオンチップRAMが搭載されています。C2834xはリアルタイム制御アプリケーション用に設計され、C28xコアを基礎としているため、すべてのC28xマイクロコントローラとコード互換です。オンチップ・ペリフェラルとレイテンシの短いコアにより、C2834xは、性能が重要なリアルタイム制御アプリケーションに最適なソリューションです。

TMS320C28346、TMS320C28345、TMS320C28344、TMS320C28343、TMS320C28342、TMS320C28341デバイスは Delfino™ MCU世代の製品で、要求の厳しい制御アプリケーション向けの高度に統合された高性能ソリューションです。

このデータシート全体を通して、これらのデバイスはそれぞれC28346、C28345、C28344、C28343、C28342、C28341と略記されます。各デバイスの特長の要約を、「デバイスの比較」に示します。

製品情報(1)

型番 パッケージ 本体サイズ
TMS320C28346ZFE BGA (256) 17.0mm×17.0mm
TMS320C28345ZFE BGA (256) 17.0mm×17.0mm
TMS320C28344ZFE BGA (256) 17.0mm×17.0mm
TMS320C28343ZFE BGA (256) 17.0mm×17.0mm
TMS320C28342ZFE BGA (256) 17.0mm×17.0mm
TMS320C28341ZFE BGA (256) 17.0mm×17.0mm
TMS320C28346ZEP BGA (256) 17.0mm×17.0mm
TMS320C28345ZEP BGA (256) 17.0mm×17.0mm
TMS320C28344ZEP BGA (256) 17.0mm×17.0mm
TMS320C28343ZEP BGA (256) 17.0mm×17.0mm
TMS320C28342ZEP BGA (256) 17.0mm×17.0mm
TMS320C28341ZEP BGA (256) 17.0mm×17.0mm
TMS320C28345ZHH BGA MicroStar (179) 12.0mm×12.0mm
TMS320C28343ZHH BGA MicroStar (179) 12.0mm×12.0mm
TMS320C28341ZHH BGA MicroStar (179) 12.0mm×12.0mm
(1) これらのデバイスの詳細については、「メカニカル、パッケージ、および注文情報」を参照してください。

1.4 機能ブロック図

TMS320C28346 TMS320C28345 TMS320C28344 TMS320C28343 TMS320C28342 TMS320C28341 fbda_delfino_prs516.gif
Figure 1-1 機能ブロック図

2 改訂履歴

Changes from August 6, 2012 to August 22, 2018 (from D Revision (August 2012) to E Revision)

  • グローバル: ドキュメントを再構成。Go
  • グローバル: TMS320LF24xxおよびTMS320F28xxデバイスののアプリケーション・レポートの信頼性データを削除。Go
  • グローバル: 「CAN 2.0B」を「ISO11898-1 (CAN 2.0B)」に置き換え。Go
  • グローバル: SYS/BIOSを追加。Go
  • Section 1.1 (特長): 「動的なPLL比率変更をサポート」の特長を削除。Go
  • Section 1.1: 「パッケージ・オプション」の特長を更新。Go
  • Section 1.1: 「温度オプション」の特長を追加。Go
  • (アプリケーション): セクションを追加。Go
  • Section 1.3 (概要): セクションを追加。Go
  • Section 1.3: 「製品情報」表を追加。Go
  • Table 3-1 (Device Comparison): Changed title from "C2834x Hardware Features" to "Device Comparison". Go
  • Table 3-1: Changed "PWM outputs" to "PWM channels". Go
  • Table 3-1: Removed "Product status" row and associated footnote. Go
  • Table 3-1: Removed footnote about custom secure versions of devices. Go
  • Section 3.1 (Related Products): Added section. Go
  • Section 5.2 (ESD Ratings – Automotive): Added section. Go
  • Section 5.3 (ESD Ratings – Commercial): Added section. Go
  • Section 5.5 (Power Consumption Summary): Added section.Go
  • Section 5.6 (Electrical Characteristics): Changed MAX IIL (Pin with pullup enabled) from –130 µA to –100 µA. Go
  • Section 5.9.2 (Power Sequencing): Updated "No voltage larger than a diode drop ..." paragraph. Go
  • Section 5.9.2.1 (Power Management and Supervisory Circuit Solutions): Updated section.Go
  • Table 5-21 (High-Resolution PWM Characteristics at SYSCLKOUT = (150–300 MHz)): Updated footnote. Go
  • Section 5.9.4.5.1 (Master Mode Timing): Updated section. Go
  • Section 5.9.4.5.2 (Slave Mode Timing): Updated section. Go
  • Section 5.9.4.6.2 (McBSP as SPI Master or Slave Timing): Replaced "For all SPI slave modes ..." paragraphs with "For all SPI slave modes ..." table footnotes. Go
  • Table 5-36 (McBSP as SPI Master or Slave Timing Requirements (CLKSTP = 10b, CLKXP = 0)): Added "For all SPI slave modes ..." footnote. Go
  • Table 5-38 (McBSP as SPI Master or Slave Timing Requirements (CLKSTP = 11b, CLKXP = 0)): Added "For all SPI slave modes ..." footnote. Go
  • Table 5-40 (McBSP as SPI Master or Slave Timing Requirements (CLKSTP = 10b, CLKXP = 1)): Added "For all SPI slave modes ..." footnote. Go
  • Table 5-42 (McBSP as SPI Master or Slave Timing Requirements (CLKSTP = 11b, CLKXP = 1)): Added "For all SPI slave modes ..." footnote. Go
  • Section 5.9.6.1 (USEREADY = 0): Updated "XTIMING register configuration restrictions" table by changing XRDACTIVE value from "≥ 5" to "≥ 6". Go
  • Section 5.9.6.1 (USEREADY = 0): Updated "Examples of valid and invalid timing" table by changing Valid XRDACTIVE value from "5" to "6". Go
  • Section 5.9.6.2 (Synchronous Mode (USEREADY = 1, READYMODE = 0)): Updated "XTIMING register configuration restrictions" table by changing XRDACTIVE value from "≥ 5" to "≥ 6" and XWRACTIVE value from "≥ 1" to "≥ 2".Go
  • Section 5.9.6.2 (Synchronous Mode (USEREADY = 1, READYMODE = 0)): Updated "Examples of valid and invalid timing" table by changing Valid XRDACTIVE value from "5" to "6" and Valid XWRACTIVE value from "1" to "2".Go
  • Section 5.9.6.3 (Asynchronous Mode (USEREADY = 1, READYMODE = 1)): Updated "XTIMING register configuration restrictions" table by changing XRDACTIVE value from "≥ 5" to "≥ 6"; XWRACTIVE value from "≥ 3" to "≥ 4"; and XWRTRAIL value from "0" to "≥3".Go
  • Section 5.9.6.3 (Asynchronous Mode (USEREADY = 1, READYMODE = 1)): Updated "Examples of valid and invalid timing" table by changing Valid XRDACTIVE value from "5" to "6" and Valid XWRACTIVE value from "3" to "4".Go
  • Section 5.9.6.4 (XINTF Signal Alignment to XCLKOUT): Updated "For each XINTF access ..." paragraph. Go
  • Section 5.9.6.4: Updated "For the case where XCLKOUT = one-half ..." paragraph. Go
  • Section 6.1.9 (Security): Updated "Custom secure versions of these devices ..." paragraph.Go
  • Section 6.1.9: Added Code Security Module Disclaimer.Go
  • Table 6-3 (ePWM1-4 Control and Status Registers): Added reference to footnote for TZSEL, TZCTL, TZEINT, TZCLR, and TZFRC. Go
  • Table 6-4 (ePWM5-9 Control and Status Registers): Added reference to footnote for TZSEL, TZCTL, TZEINT, TZCLR, and TZFRC. Go
  • Section 6.2.11 (Serial Peripheral Interface (SPI) Module (SPI-A, SPI-D)): Updated "Rising edge with phase delay" clockng scheme.Go
  • Figure 6-32 (Watchdog Module): Updated figure. Go
  • Section 7 (Applications, Implementation, and Layout): Added section. Go
  • Section 8 (デバイスおよびドキュメントのサポート): セクションを追加。Go
  • Section 8.1 (はじめに): セクションを更新。Go
  • Figure 8-1 (C2834xデバイスの項目表記): 図を更新。Go
  • Section 8.3 (ツールとソフトウェア): セクションを追加。Go
  • Section 8.4 (ドキュメントのサポート): セクションを更新。Go
  • Section 9 (メカニカル、パッケージ、および注文情報): セクションを追加。Go

3 Device Comparison

Table 3-1 Device Comparison

FEATURE TYPE(1) C28346
(300 MHz)		 C28345
(200 MHz)		 C28344
(300 MHz)		 C28343
(200 MHz)		 C28342
(300 MHz)		 C28341
(200 MHz)
Package type – 256-ball ZFE
BGA(2) 		256-ball ZFE
BGA(2) 		179-ball ZHH
BGA		 256-ball ZFE
BGA(2) 		256-ball ZFE
BGA(2) 		179-ball ZHH
BGA		 256-ball ZFE
BGA(2) 		256-ball ZFE
BGA(2) 		179-ball ZHH
BGA
Instruction cycle – 3.33 ns 5 ns 3.33 ns 5 ns 3.33 ns 5 ns
Floating-point unit – Yes Yes Yes Yes Yes Yes
Single-access RAM (SARAM) (16-bit word) – 258K 258K 130K 130K 98K 98K
Code security for on-chip SARAM blocks – No No No No No No
Boot ROM (8K ×16) – Yes Yes Yes Yes Yes Yes
16-/32-bit External Interface (XINTF) 1 Yes Yes Yes Yes Yes Yes
6-channel Direct Memory Access (DMA) 0 Yes Yes Yes Yes Yes Yes
PWM channels 0 ePWM1/2/3/
4/5/6/7/8/9		 ePWM1/2/3/
4/5/6/7/8/9		 ePWM1/2/3/
4/5/6/7/8/9		 ePWM1/2/3/
4/5/6/7/8/9		 ePWM1/2/3/
4/5/6		 ePWM1/2/3/
4/5/6
HRPWM channels 0 ePWM1A/2A/
3A/4A/5A/6A/
7A/8A/9A		 ePWM1A/2A/
3A/4A/5A/6A/
7A/8A/9A		 ePWM1A/2A/
3A/4A/5A/6A/
7A/8A/9A		 ePWM1A/2A/
3A/4A/5A/6A/
7A/8A/9A		 ePWM1A/2A/
3A/4A/5A/6A		 ePWM1A/2A/
3A/4A/5A/6A
32-bit capture inputs or auxiliary PWM outputs 0 6 6 6 6 4 4
32-bit QEP channels (four inputs/channel) 0 3 3 3 3 2 2
Watchdog timer – Yes Yes Yes Yes Yes Yes
External ADC interface – Yes Yes Yes Yes Yes Yes
32-bit CPU timers – 3 3 3 3 3 3
Multichannel Buffered Serial Port (McBSP)/SPI 1 2 2 2 2 1 1
Serial Peripheral Interface (SPI) 0 2 2 2 2 2 2
Serial Communications Interface (SCI) 0 3 3 3 3 3 3
Enhanced Controller Area Network (eCAN) 0 2 2 2 2 2 2
Inter-Integrated Circuit (I2C) 0 1 1 1 1 1 1
General-Purpose Input/Output (GPIO) pins (shared) – 88 88 88 88 88 88
External interrupts – 8 8 8 8 8 8
Temperature options T: –40°C to 105°C – ZFE ZFE ZHH ZFE ZFE ZHH ZFE ZFE ZHH
S: –40°C to 125°C – ZFE ZFE – ZFE ZFE – ZFE ZFE –
Q: –40°C to 125°C
(AEC Q100 qualification)		 – ZFE ZFE – ZFE ZFE – ZFE ZFE –
(1) A type change represents a major functional feature difference in a peripheral module. Within a peripheral type, there may be minor differences between devices that do not affect the basic functionality of the module. These device-specific differences are listed in the C2000 Real-Time Control Peripherals Reference Guide and in the peripheral reference guides.
(2) TMX samples will come with the ZEP designator. The designator will change to ZFE after TMS.

3.1 Related Products

For information about other devices in the Delfino family of products, see the following links:

Original Delfino™ series:

TMS320F2833x Delfino™ Microcontrollers
The F2833x series is the original Delfino MCU. It is the first C2000™ MCU that is offered with a floating-point unit (FPU). It has the first-generation ePWM timers that are used throughout the rest of the Delfino and Piccolo™ families. The 12.5-MSPS, 12-bit ADC is still class-leading for an integrated analog-to-digital converter. The F2833x has a 150-MHz CPU and up to 512KB of on-chip Flash. It is available in a 176-pin QFP or 179-ball BGA package.

TMS320C2834x Delfino™ Microcontrollers
The C2834x series removes the on-chip Flash memory and integrated ADC to enable the fastest available clock speeds of up to 300 MHz. It is available in a 179-ball BGA or 256-ball BGA package.

Newest Delfino™ series:

TMS320F2837xD Delfino™ Microcontrollers
The F2837xD series sets a new standard for performance with dual subsystems. Each subsystem consists of a C28x CPU and a parallel control law accelerator (CLA), each running at 200 MHz. Enhancing performance are TMU and VCU accelerators. New capabilities include multiple 16-bit/12-bit mode ADCs, DAC, Sigma-Delta filters, USB, configurable logic block (CLB), on-chip oscillators, and enhanced versions of all peripherals. The F2837xD is available with up to 1MB of Flash. It is available in a 176-pin QFP or 337-pin BGA package.

TMS320F2837xS Delfino™ Microcontrollers
The F2837xS series is a pin-to-pin compatible version of F2837xD but with only one C28x-CPU-and-CLA subsystem enabled. It is also available in a 100-pin QFP to enable compatibility with the Piccolo™ TMS320F2807x series.

 
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