JAJSP90B October   2022  – November 2023 TMS320F2800132 , TMS320F2800133 , TMS320F2800135 , TMS320F2800137

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 ピン構成および機能
    1. 5.1 ピン配置図
    2. 5.2 ピン属性
    3. 5.3 信号の説明
      1. 5.3.1 アナログ信号
      2. 5.3.2 デジタル信号
      3. 5.3.3 電源およびグランド
      4. 5.3.4 テスト、JTAG、リセット
    4. 5.4 ピン多重化
      1. 5.4.1 GPIO 多重化ピン
        1. 5.4.1.1 GPIO 多重化ピン
      2. 5.4.2 ADC ピンのデジタル入力 (AIO)
      3. 5.4.3 ADC ピン上のデジタル入出力 (AGPIO)
      4. 5.4.4 GPIO 入力クロスバー
      5. 5.4.5 GPIO 出力クロスバーおよび ePWM クロスバー
    5. 5.5 GPIO および ADC の割り当て
    6. 5.6 内部プルアップおよびプルダウン付きのピン
    7. 5.7 未使用ピンの接続
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  消費電力の概略
      1. 6.4.1 システム消費電流 - VREG イネーブル - 内部電源
      2. 6.4.2 システム消費電流 - VREG ディセーブル - 外部電源
      3. 6.4.3 動作モード・テストの説明
      4. 6.4.4 消費電流のグラフ
      5. 6.4.5 消費電流の低減
        1. 6.4.5.1 ペリフェラル・ディセーブル時の標準的な電流低減
    5. 6.5  電気的特性
    6. 6.6  PM パッケージの熱抵抗特性
    7. 6.7  PT パッケージの熱抵抗特性
    8. 6.8  RGZ パッケージの熱抵抗特性
    9. 6.9  RHB パッケージの熱抵抗特性
    10. 6.10 熱設計の検討事項
    11. 6.11 システム
      1. 6.11.1  パワー・マネージメント・モジュール (PMM)
        1. 6.11.1.1 概要
        2. 6.11.1.2 概要
          1. 6.11.1.2.1 電源レール監視
            1. 6.11.1.2.1.1 I/O POR (パワーオン・リセット) 監視
            2. 6.11.1.2.1.2 I/O BOR (ブラウンアウト・リセット) 監視
            3. 6.11.1.2.1.3 VDD POR (パワーオン・リセット) 監視
          2. 6.11.1.2.2 外部監視回路の使用
          3. 6.11.1.2.3 遅延ブロック
          4. 6.11.1.2.4 内部1.2V LDO 電圧レギュレータ (VREG)
          5. 6.11.1.2.5 VREGENZ
        3. 6.11.1.3 外付け部品
          1. 6.11.1.3.1 デカップリング・コンデンサ
            1. 6.11.1.3.1.1 VDDIO デカップリング
            2. 6.11.1.3.1.2 VDD デカップリング
        4. 6.11.1.4 電源シーケンス
          1. 6.11.1.4.1 電源ピンの一括接続
          2. 6.11.1.4.2 信号ピンの電源シーケンス
          3. 6.11.1.4.3 電源ピンの電源シーケンス
            1. 6.11.1.4.3.1 外部 VREG / VDD モード・シーケンス
            2. 6.11.1.4.3.2 内部 VREG/VDD モード・シーケンス
            3. 6.11.1.4.3.3 電源シーケンスの概要と違反の影響
            4. 6.11.1.4.3.4 電源スルーレート
        5. 6.11.1.5 推奨動作条件の PMM への適用
        6. 6.11.1.6 パワー・マネージメント・モジュールの電気的データおよびタイミング
          1. 6.11.1.6.1 パワー・マネージメント・モジュールの動作条件
          2. 6.11.1.6.2 パワー・マネージメント・モジュールの特性
          3.        電源電圧
      2. 6.11.2  リセット・タイミング
        1. 6.11.2.1 リセット・ソース
        2. 6.11.2.2 リセットの電気的データおよびタイミング
          1. 6.11.2.2.1 リセット - XRSn - タイミング要件
          2. 6.11.2.2.2 リセット - XRSn - スイッチング特性
          3. 6.11.2.2.3 リセットのタイミング図
      3. 6.11.3  クロック仕様
        1. 6.11.3.1 クロック・ソース
        2. 6.11.3.2 クロック周波数、要件、および特性
          1. 6.11.3.2.1 入力クロック周波数およびタイミング要件、PLL ロック時間
            1. 6.11.3.2.1.1 入力クロック周波数
            2. 6.11.3.2.1.2 XTAL 発振器の特性
            3. 6.11.3.2.1.3 外部の (水晶振動子ではない) クロック・ソース使用時の X1 入力レベルの特性
            4. 6.11.3.2.1.4 X1 のタイミング要件
            5. 6.11.3.2.1.5 AUXCLKIN のタイミング要件
            6. 6.11.3.2.1.6 APLL 特性
            7. 6.11.3.2.1.7 XCLKOUT のスイッチング特性 - PLL バイパスまたはイネーブル
            8. 6.11.3.2.1.8 内部クロック周波数
        3. 6.11.3.3 入力クロックおよび PLL
        4. 6.11.3.4 XTAL 発振器
          1. 6.11.3.4.1 概要
          2. 6.11.3.4.2 概要
            1. 6.11.3.4.2.1 電気発振回路
              1. 6.11.3.4.2.1.1 動作モード
                1. 6.11.3.4.2.1.1.1 水晶動作モード
                2. 6.11.3.4.2.1.1.2 シングルエンド動作モード
              2. 6.11.3.4.2.1.2 XCLKOUT での XTAL 出力
            2. 6.11.3.4.2.2 水晶振動子
            3. 6.11.3.4.2.3 GPIO 動作モード
          3. 6.11.3.4.3 機能動作
            1. 6.11.3.4.3.1 ESR – 等価直列抵抗
            2. 6.11.3.4.3.2 Rneg – 負性抵抗
            3. 6.11.3.4.3.3 起動時間
              1. 6.11.3.4.3.3.1 X1 / X2 事前条件
            4. 6.11.3.4.3.4 DL – 励振レベル
          4. 6.11.3.4.4 水晶振動子の選択方法
          5. 6.11.3.4.5 テスト
          6. 6.11.3.4.6 一般的な問題とデバッグのヒント
          7. 6.11.3.4.7 水晶発振回路の仕様
            1. 6.11.3.4.7.1 水晶発振器のパラメータ
            2. 6.11.3.4.7.2 水晶振動子の等価直列抵抗 (ESR) 要件
            3. 6.11.3.4.7.3 水晶発振器の電気的特性
        5. 6.11.3.5 内部発振器
          1. 6.11.3.5.1 INTOSC の特性
          2. 6.11.3.5.2 外部高精度抵抗 (ExtR) を使用した場合の INTOSC2
      4. 6.11.4  フラッシュ・パラメータ
        1. 6.11.4.1 フラッシュ・パラメータ 
      5. 6.11.5  RAM の仕様
      6. 6.11.6  ROM の仕様
      7. 6.11.7  エミュレーション / JTAG
        1. 6.11.7.1 JTAG の電気的データおよびタイミング
          1. 6.11.7.1.1 JTAG のタイミング要件
          2. 6.11.7.1.2 JTAG のスイッチング特性
          3. 6.11.7.1.3 JTAG のタイミング図
        2. 6.11.7.2 cJTAG の電気的データおよびタイミング
          1. 6.11.7.2.1 cJTAG のタイミング要件
          2. 6.11.7.2.2 cJTAG のスイッチング特性
          3. 6.11.7.2.3 cJTAG のタイミング図
      8. 6.11.8  GPIO の電気的データおよびタイミング
        1. 6.11.8.1 GPIO - 出力タイミング
          1. 6.11.8.1.1 汎用出力のスイッチング特性
          2. 6.11.8.1.2 汎用出力のタイミング図
        2. 6.11.8.2 GPIO - 入力タイミング
          1. 6.11.8.2.1 汎用入力のタイミング要件
          2. 6.11.8.2.2 サンプリング・モード
        3. 6.11.8.3 入力信号のサンプリング・ウィンドウ幅
      9. 6.11.9  割り込み
        1. 6.11.9.1 外部割り込み (XINT) の電気的データおよびタイミング
          1. 6.11.9.1.1 外部割り込みのタイミング要件
          2. 6.11.9.1.2 外部割り込みのスイッチング特性
          3. 6.11.9.1.3 外部割り込みのタイミング
      10. 6.11.10 低消費電力モード
        1. 6.11.10.1 クロック・ゲーティング低消費電力モード
        2. 6.11.10.2 低消費電力モードのウェークアップ・タイミング
          1. 6.11.10.2.1 IDLE モードのタイミング要件
          2. 6.11.10.2.2 IDLE モードのスイッチング特性
          3. 6.11.10.2.3 IDLE 開始および終了タイミング図
          4. 6.11.10.2.4 STANDBY モードのタイミング要件
          5. 6.11.10.2.5 STANDBY モードのスイッチング特性
          6. 6.11.10.2.6 STANDBY の開始 / 終了タイミング図
          7. 6.11.10.2.7 HALT モードのタイミング要件
          8. 6.11.10.2.8 HALT モードのスイッチング特性
          9. 6.11.10.2.9 HALT 開始および終了タイミング図
    12. 6.12 アナログ・ペリフェラル
      1. 6.12.1 アナログ・ピンと内部接続
      2. 6.12.2 アナログ信号の説明
      3. 6.12.3 A/D コンバータ (ADC)
        1. 6.12.3.1 ADC の構成可能性
          1. 6.12.3.1.1 信号モード
        2. 6.12.3.2 ADC の電気的データおよびタイミング
          1. 6.12.3.2.1 ADC の動作条件
          2. 6.12.3.2.2 ADC 特性
          3. 6.12.3.2.3 ピンごとの ADC 性能
          4. 6.12.3.2.4 ADC 入力モデル
          5. 6.12.3.2.5 ADC のタイミング図
      4. 6.12.4 温度センサ
        1. 6.12.4.1 温度センサの電気的データおよびタイミング
          1. 6.12.4.1.1 温度センサの特性
      5. 6.12.5 コンパレータ・サブシステム (CMPSS)
        1. 6.12.5.1 CMPSS モジュールのバリエーション
        2. 6.12.5.2 CMPx_DACL
        3. 6.12.5.3 CMPSS 接続図
        4. 6.12.5.4 ブロック図
        5. 6.12.5.5 CMPSS の電気的データおよびタイミング
          1. 6.12.5.5.1 CMPSS コンパレータの電気的特性
          2. 6.12.5.5.2 CMPSS_LITE コンパレータの電気的特性
          3.        CMPSS コンパレータの入力換算オフセットとヒステリシス
          4. 6.12.5.5.3 CMPSS DAC の静的電気特性
          5. 6.12.5.5.4 CMPSS_LITE DAC の静的電気特性
          6. 6.12.5.5.5 CMPSS の説明用グラフ
          7. 6.12.5.5.6 CMPSS DAC の動的誤差
          8. 6.12.5.5.7 CMPx_DACL のバッファ付き出力の動作条件
          9. 6.12.5.5.8 CMPx_DACL のバッファ付き出力の電気的特性
    13. 6.13 制御ペリフェラル
      1. 6.13.1 拡張パルス幅変調器 (ePWM)
        1. 6.13.1.1 制御ペリフェラルの同期
        2. 6.13.1.2 ePWM の電気的データおよびタイミング
          1. 6.13.1.2.1 ePWM のタイミング要件
          2. 6.13.1.2.2 ePWM のスイッチング特性
          3. 6.13.1.2.3 トリップ・ゾーン入力のタイミング
            1. 6.13.1.2.3.1 トリップ・ゾーン入力のタイミング要件
            2. 6.13.1.2.3.2 PWM ハイ・インピーダンス特性のタイミング図
      2. 6.13.2 高分解能パルス幅変調器 (HRPWM)
        1. 6.13.2.1 HRPWM の電気的データおよびタイミング
          1. 6.13.2.1.1 高分解能 PWM の特性
      3. 6.13.3 外部 ADC 変換開始の電気的データおよびタイミング
        1. 6.13.3.1 外部 ADC 変換開始のスイッチング特性
        2. 6.13.3.2 ADCSOCAO または ADCSOCBO のタイミング図
      4. 6.13.4 拡張キャプチャ (eCAP)
        1. 6.13.4.1 eCAP のブロック図
        2. 6.13.4.2 eCAP の同期
        3. 6.13.4.3 eCAP の電気的データおよびタイミング
          1. 6.13.4.3.1 eCAP のタイミング要件
          2. 6.13.4.3.2 eCAP のスイッチング特性
      5. 6.13.5 拡張直交エンコーダ・パルス (eQEP)
        1. 6.13.5.1 eQEP の電気的データおよびタイミング
          1. 6.13.5.1.1 eQEP のタイミング要件
          2. 6.13.5.1.2 eQEP のスイッチング特性
    14. 6.14 通信ペリフェラル
      1. 6.14.1 CAN (Controller Area Network)
      2. 6.14.2 I2C (Inter-Integrated Circuit)
        1. 6.14.2.1 I2C の電気的データおよびタイミング
          1. 6.14.2.1.1 I2C のタイミング要件
          2. 6.14.2.1.2 I2C のスイッチング特性
          3. 6.14.2.1.3 I2C のタイミング図
      3. 6.14.3 シリアル通信インターフェイス (SCI)
      4. 6.14.4 シリアル・ペリフェラル・インターフェイス (SPI)
        1. 6.14.4.1 SPI マスタ・モードのタイミング
          1. 6.14.4.1.1 SPI マスタ・モードのタイミング要件
          2. 6.14.4.1.2 SPI マスタ・モードのスイッチング特性 - クロック位相 0
          3. 6.14.4.1.3 SPI マスタ・モードのスイッチング特性 - クロック位相 1
          4. 6.14.4.1.4 SPI マスタ・モードのタイミング図
        2. 6.14.4.2 SPI スレーブ・モードのタイミング
          1. 6.14.4.2.1 SPI スレーブ・モードのタイミング要件
          2. 6.14.4.2.2 SPI スレーブ・モードのスイッチング特性
          3. 6.14.4.2.3 SPI スレーブ・モードのタイミング図
  8. 7 詳細説明
    1. 7.1  概要
    2. 7.2  機能ブロック図
    3. 7.3  メモリ
      1. 7.3.1 メモリ・マップ
        1. 7.3.1.1 専用 RAM (Mx RAM)
        2. 7.3.1.2 ローカル共有 RAM (LSx RAM)
      2. 7.3.2 フラッシュ・メモリ・マップ
      3. 7.3.3 ペリフェラル・レジスタのメモリ・マップ
    4. 7.4  識別
    5. 7.5  C28x プロセッサ
      1. 7.5.1 浮動小数点演算ユニット (FPU)
      2. 7.5.2 三角関数演算ユニット (TMU)
    6. 7.6  デバイス・ブート・モード
      1. 7.6.1 デバイス・ブートの構成
        1. 7.6.1.1 ブート・モード・ピンの構成
        2. 7.6.1.2 ブート・モード・テーブル・オプションの設定
      2. 7.6.2 GPIO の割り当て
    7. 7.7  セキュリティ
      1. 7.7.1 チップの境界の保護
        1. 7.7.1.1 JTAGLOCK
        2. 7.7.1.2 ゼロピン・ブート
      2. 7.7.2 デュアル ゾーン セキュリティ
      3. 7.7.3 免責事項
    8. 7.8  ウォッチドッグ
    9. 7.9  C28x タイマ
    10. 7.10 デュアル・クロック・コンパレータ (DCC)
      1. 7.10.1 特長
      2. 7.10.2 DCCx クロック・ソース入力のマッピング
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 アプリケーションと実装
    2. 8.2 デバイスの主な特長
    3. 8.3 アプリケーション情報
      1. 8.3.1 代表的なアプリケーション
        1. 8.3.1.1 エアコン室外機
          1. 8.3.1.1.1 システム・ブロック図
          2. 8.3.1.1.2 エアコン室外機のリソース
        2. 8.3.1.2 洗濯機 / 乾燥機
          1. 8.3.1.2.1 システム・ブロック図
          2. 8.3.1.2.2 洗濯機 / 乾燥機のリソース
        3. 8.3.1.3 ロボット芝刈り機
          1. 8.3.1.3.1 システム・ブロック図
          2. 8.3.1.3.2 ロボット芝刈り機のリソース
        4. 8.3.1.4 商用テレコム整流器
          1. 8.3.1.4.1 システム・ブロック図
          2. 8.3.1.4.2 商用テレコム整流器のリソース
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 使い始めと次の手順
    2. 9.2 デバイス命名規則
    3. 9.3 マーキング
    4. 9.4 ツールとソフトウェア
    5. 9.5 ドキュメントのサポート
    6. 9.6 サポート・リソース
    7. 9.7 商標
    8. 9.8 静電気放電に関する注意事項
    9. 9.9 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • RGZ|48
  • RHB|32
  • PM|64
  • PT|48
サーマルパッド・メカニカル・データ
発注情報

6.11.9 割り込み

C28x CPU には 14 本のペリフェラル割り込みラインがあります。そのうち 2 本 (INT13 および INT14) は、それぞれ CPU タイマ 1 および 2 に直接接続されています。残りの 12 本は、強化ペリフェラル割り込み拡張 (ePIE) モジュール経由でペリフェラル割り込み信号に接続されています。ePIE は、各 CPU 割り込みラインに最大 16 本のペリフェラル割り込みを多重化します。また、ベクタ・テーブルを拡張して、各割り込みに固有の ISR を割り当てることもできます。これにより、CPU は多数のペリフェラルをサポートできます。

割り込みパスは、ペリフェラル、ePIE、CPU の 3 つのステージに分けられます。各ステージには、独自のイネーブル・レジスタとフラグ・レジスタがあります。このシステムにより、CPU は 1 つの割り込みを処理しながら他の割り込みを保留したり、ソフトウェア内でネストされた割り込みを実装および優先順位付けしたり、特定の重要なタスク中に割り込みを無効にしたりできます。

図 6-32 に、このデバイスの割り込みアーキテクチャを示します。

GUID-20210513-CA0I-BQ1F-LZTQ-T2GCPRMFZLXG-low.svg 図 6-32 デバイス割り込みアーキテクチャ