JAJSPS2 データシート

JAJSPS2B January 2023 – November 2023 TMS320F2800152-Q1 , TMS320F2800153-Q1 , TMS320F2800154-Q1 , TMS320F2800155 , TMS320F2800155-Q1 , TMS320F2800156-Q1 , TMS320F2800157 , TMS320F2800157-Q1

PRODMIX

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）

RHB|32
PM|64
PN|80
PHP|48

サーマルパッド・メカニカル・データ

PHP|48
- PPTD259B
RHB|32
- QFND643

発注情報

6.14.3.2.5 ADC のタイミング図

図 6-44 に、以下の前提による 2 つの SOC の ADC 変換タイミングを示します。

SOC0 および SOC1 は、同じトリガを使用するように構成されています。
トリガが発生したときに、他の SOC が変換中または保留中になっていることはありません。
ラウンド・ロビン・ポインタは、最初に SOC0 で変換が発生する状態になっています。
ADCINTSEL は、SOC0 の変換終了時に ADCINT フラグを設定するように構成されています (このフラグを CPU に通知して割り込みを発生させるかどうかは、PIE モジュールの構成によって決まります)。

表 6-24 に、ADC タイミング・パラメータの説明を示します。表 6-25 に、ADC タイミングの一覧を示します。

図 6-44 ADC タイミング

表 6-24 ADC タイミング・パラメータの説明

パラメータ	説明
t_SH	S+H ウィンドウの幅。
	このウィンドウの終了時点における S+H コンデンサでの値が、デジタル値に変換される電圧になります。この時間は、(ACQPS + 1) SYSCLK サイクルで与えられます。ACQPS は、各 SOC に対して個別に構成できるため、異なる SOC の t_SH は、同じであるとは限りません。
	注：デバイスのクロック設定に関係なく、S+H コンデンサでの値は、S+H ウィンドウ終了の約 5ns 前にキャプチャされます。
t_LAT	S+H ウィンドウ終了から、ADC 結果が ADCRESULTx レジスタにラッチされるまでの時間。
t_LAT	この時間より前に ADCRESULTx レジスタを読み取った場合、前回の変換結果が返されます。
t_EOC	S+H ウィンドウ終了から、次の ADC 変換を開始できる S+H ウィンドウまでの時間。その後は、変換結果がラッチされる前にサンプリングを開始できます。
t_INT	S+H ウィンドウの終了から ADCINT フラグが設定されるまでの時間 (そのように構成されている場合)。
	ADCCTL1 レジスタの INTPULSEPOS ビットが設定されている場合、t_INT は変換 (EOC) 信号の終了時点と一致します。
	INTPULSEPOS ビットが 0 の場合、t_INT は、S+H ウィンドウの終了時点と一致します。t_INT によって ADC 結果レジスタの読み取りが () トリガされる場合、結果がラッチされた後に読み取りが発生するように注意する必要があります (そうでなければ、前回の結果が読み取られます)。
	INTPULSEPOS ビットが 0 であり、ADCINTCYCLE レジスタの OFFSET フィールドが 0 でない場合、ADCINT フラグが設定される前に、OFFSET SYSCLK サイクルの遅延が発生します。この遅延時間を使えば、ちょうどサンプリングの用意ができた時点で ISR に入ることができます。

表 6-25 12 ビット・モードでの ADC タイミング

ADCCLK プリスケール		SYSCLK サイクル
ADCCTL2. PRESCALE	プリスケール比	t_EOC	t_LAT	t_INT (早期)⁽¹⁾	t_INT (遅延)
0	1	11	13	0	11
2	2	21	23	0	21
4	3	31	34	0	31
6	4	41	44	0	41
8	5	51	55	0	51
10	6	61	65	0	61
12	7	71	76	0	71
14	8	81	86	0	81

(1) デフォルトでは、INTPULSEPOS が 0 の場合、S+H ウィンドウの後 1 SYSCLK サイクル経過してから t_INT が発生します。これは、ADCINTCYCLE レジスタの OFFSET フィールドに書き込むことで変更できます。