JAJSIR1C March   2020  – April 2024 TMS320F280021 , TMS320F280021-Q1 , TMS320F280023 , TMS320F280023-Q1 , TMS320F280023C , TMS320F280025 , TMS320F280025-Q1 , TMS320F280025C , TMS320F280025C-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 端子構成および機能
    1. 5.1 ピン配置図
    2. 5.2 ピン属性
    3. 5.3 信号の説明
      1. 5.3.1 アナログ信号
      2. 5.3.2 デジタル信号
      3. 5.3.3 電源およびグランド
      4. 5.3.4 テスト、JTAG、リセット
    4. 5.4 ピン多重化
      1. 5.4.1 GPIO 多重化ピン
        1. 5.4.1.1 GPIO 多重化ピンの表
      2. 5.4.2 ADC ピンのデジタル入力 (AIO)
      3. 5.4.3 GPIO 入力クロスバー
      4. 5.4.4 GPIO 出力クロスバー、CLB クロスバー、CLB 出力クロスバー、ePWM クロスバー
    5. 5.5 内部プルアップおよびプルダウン付きのピン
    6. 5.6 未使用ピンの接続
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格 - 民生用
    3. 6.3  ESD 定格 - 車載用
    4. 6.4  推奨動作条件
    5.     電源電圧
    6. 6.5  消費電力の概略
      1. 6.5.1 システム消費電流
      2. 6.5.2 動作モード テストの説明
      3. 6.5.3 消費電流のグラフ
      4. 6.5.4 消費電流の低減
        1. 6.5.4.1 ペリフェラル ディセーブル時の標準的な電流低減
    7. 6.6  電気的特性
    8. 6.7  PN パッケージの熱抵抗特性
    9. 6.8  PM パッケージの熱抵抗特性
    10. 6.9  PT パッケージの熱抵抗特性
    11. 6.10 熱設計の検討事項
    12. 6.11 システム
      1. 6.11.1  パワー マネージメント モジュール (PMM)
        1. 6.11.1.1 概要
        2. 6.11.1.2 概要
          1. 6.11.1.2.1 電源レール監視
            1. 6.11.1.2.1.1 I/O POR (パワーオン・リセット) 監視
            2. 6.11.1.2.1.2 I/O BOR (ブラウンアウト・リセット) 監視
            3. 6.11.1.2.1.3 VDD POR (パワーオン・リセット) 監視
          2. 6.11.1.2.2 外部監視回路の使用
          3. 6.11.1.2.3 遅延ブロック
          4. 6.11.1.2.4 内部1.2V LDO 電圧レギュレータ (VREG)
        3. 6.11.1.3 外付け部品
          1. 6.11.1.3.1 デカップリング・コンデンサ
            1. 6.11.1.3.1.1 VDDIO デカップリング
            2. 6.11.1.3.1.2 VDD デカップリング
        4. 6.11.1.4 電源シーケンス
          1. 6.11.1.4.1 電源ピンの一括接続
          2. 6.11.1.4.2 信号ピンの電源シーケンス
          3. 6.11.1.4.3 電源ピンの電源シーケンス
            1. 6.11.1.4.3.1 内部 VREG/VDD モード シーケンス
            2. 6.11.1.4.3.2 電源シーケンスの概要と違反の影響
            3. 6.11.1.4.3.3 電源スルーレート
        5. 6.11.1.5 パワー・マネージメント・モジュールの電気的データおよびタイミング
          1. 6.11.1.5.1 パワー・マネージメント・モジュールの特性
          2. 6.11.1.5.2 パワー マネージメント モジュールの動作条件
      2. 6.11.2  リセット タイミング
        1. 6.11.2.1 リセット ソース
        2. 6.11.2.2 リセットの電気的データおよびタイミング
          1. 6.11.2.2.1 リセット (XRSn) のタイミング要件
          2. 6.11.2.2.2 リセット (XRSn) のスイッチング特性
          3. 6.11.2.2.3 リセットのタイミング図
      3. 6.11.3  クロック仕様
        1. 6.11.3.1 クロック・ソース
        2. 6.11.3.2 クロック周波数、要件、および特性
          1. 6.11.3.2.1 入力クロック周波数およびタイミング要件、PLL ロック時間
            1. 6.11.3.2.1.1 入力クロック周波数
            2. 6.11.3.2.1.2 XTAL 発振器の特性
            3. 6.11.3.2.1.3 X1 のタイミング要件
            4. 6.11.3.2.1.4 APLL 特性
            5. 6.11.3.2.1.5 XCLKOUT のスイッチング特性
            6. 6.11.3.2.1.6 内部クロック周波数
        3. 6.11.3.3 入力クロックおよび PLL
        4. 6.11.3.4 XTAL 発振器
          1. 6.11.3.4.1 はじめに
          2. 6.11.3.4.2 概要
            1. 6.11.3.4.2.1 電気発振回路
              1. 6.11.3.4.2.1.1 動作モード
                1. 6.11.3.4.2.1.1.1 水晶動作モード
                2. 6.11.3.4.2.1.1.2 シングルエンド動作モード
              2. 6.11.3.4.2.1.2 XCLKOUT での XTAL 出力
            2. 6.11.3.4.2.2 水晶振動子
            3. 6.11.3.4.2.3 GPIO 動作モード
          3. 6.11.3.4.3 機能動作
            1. 6.11.3.4.3.1 ESR – 等価直列抵抗
            2. 6.11.3.4.3.2 Rneg – 負性抵抗
            3. 6.11.3.4.3.3 起動時間
            4. 6.11.3.4.3.4 DL – 励振レベル
          4. 6.11.3.4.4 水晶振動子の選択方法
          5. 6.11.3.4.5 テスト
          6. 6.11.3.4.6 一般的な問題とデバッグのヒント
          7. 6.11.3.4.7 水晶発振回路の仕様
            1. 6.11.3.4.7.1 水晶発振器の電気的特性
            2. 6.11.3.4.7.2 水晶振動子の等価直列抵抗 (ESR) 要件
        5. 6.11.3.5 内部発振器
          1. 6.11.3.5.1 INTOSC の特性
      4. 6.11.4  フラッシュ パラメータ
      5. 6.11.5  RAM の仕様
      6. 6.11.6  ROM の仕様
      7. 6.11.7  エミュレーション / JTAG
        1. 6.11.7.1 JTAG の電気的データおよびタイミング
          1. 6.11.7.1.1 JTAG のタイミング要件
          2. 6.11.7.1.2 JTAG スイッチング特性
          3. 6.11.7.1.3 JTAG タイミング図
        2. 6.11.7.2 cJTAG の電気的データおよびタイミング
          1. 6.11.7.2.1 cJTAG のタイミング要件
          2. 6.11.7.2.2 cJTAG のスイッチング特性
          3. 6.11.7.2.3 cJTAG のタイミング図
      8. 6.11.8  GPIO の電気的データおよびタイミング
        1. 6.11.8.1 GPIO - 出力タイミング
          1. 6.11.8.1.1 汎用出力のスイッチング特性
        2. 6.11.8.2 GPIO - 入力タイミング
          1. 6.11.8.2.1 汎用入力のタイミング要件
          2. 6.11.8.2.2 サンプリング モード
        3. 6.11.8.3 入力信号のサンプリング ウィンドウ幅
      9. 6.11.9  割り込み
        1. 6.11.9.1 外部割り込み (XINT) の電気的データおよびタイミング
          1. 6.11.9.1.1 外部割り込みのタイミング要件
          2. 6.11.9.1.2 外部割り込みのスイッチング特性
          3. 6.11.9.1.3 外部割り込みのタイミング
      10. 6.11.10 低消費電力モード
        1. 6.11.10.1 クロック ゲーティング低消費電力モード
        2. 6.11.10.2 低消費電力モードのウェークアップ タイミング
          1. 6.11.10.2.1 アイドル モードのタイミング要件
          2. 6.11.10.2.2 アイドル モードのスイッチング特性
          3. 6.11.10.2.3 IDLE 開始および終了タイミング図
          4. 6.11.10.2.4 スタンバイ モードのタイミング要件
          5. 6.11.10.2.5 スタンバイ モードのスイッチング特性
          6. 6.11.10.2.6 STANDBY の開始 / 終了タイミング図
          7. 6.11.10.2.7 ホールト モードのタイミング要件
          8. 6.11.10.2.8 ホールト モードのスイッチング特性
          9. 6.11.10.2.9 HALT 開始および終了タイミング図
    13. 6.12 アナログ ペリフェラル
      1. 6.12.1 アナログ ピンと内部接続
      2. 6.12.2 アナログ信号の説明
      3. 6.12.3 A/D コンバータ (ADC)
        1. 6.12.3.1 ADC の構成可能性
          1. 6.12.3.1.1 信号モード
        2. 6.12.3.2 ADC の電気的データおよびタイミング
          1. 6.12.3.2.1 ADC の動作条件
          2. 6.12.3.2.2 ADC の特性
          3. 6.12.3.2.3 ‌ADC の INL と DNL
          4. 6.12.3.2.4 ADC 入力モデル
          5. 6.12.3.2.5 ADC のタイミング図
      4. 6.12.4 温度センサ
        1. 6.12.4.1 温度センサの電気的データおよびタイミング
          1. 6.12.4.1.1 温度センサの特性
      5. 6.12.5 コンパレータ・サブシステム (CMPSS)
        1. 6.12.5.1 CMPSS の電気的データおよびタイミング
          1. 6.12.5.1.1 コンパレータ電気的特性
          2.        CMPSS コンパレータの入力換算オフセットとヒステリシス
          3. 6.12.5.1.2 CMPSS DAC の静的電気特性
          4. 6.12.5.1.3 CMPSS の説明用グラフ
    14. 6.13 制御ペリフェラル
      1. 6.13.1 拡張パルス幅変調器 (ePWM)
        1. 6.13.1.1 制御ペリフェラルの同期
        2. 6.13.1.2 ePWM の電気的データおよびタイミング
          1. 6.13.1.2.1 ePWM のタイミング要件
          2. 6.13.1.2.2 ePWM のスイッチング特性
          3. 6.13.1.2.3 トリップ ゾーン入力のタイミング
            1. 6.13.1.2.3.1 トリップ ゾーン入力のタイミング要件
        3. 6.13.1.3 外部 ADC 変換開始の電気的データおよびタイミング
          1. 6.13.1.3.1 外部 ADC 変換開始のスイッチング特性
      2. 6.13.2 高分解能パルス幅変調器 (HRPWM)
        1. 6.13.2.1 HRPWM の電気的データおよびタイミング
          1. 6.13.2.1.1 高分解能 PWM の特性
      3. 6.13.3 拡張キャプチャおよび高分解能キャプチャ (eCAP、HRCAP)
        1. 6.13.3.1 高分解能キャプチャ (HRCAP)
        2. 6.13.3.2 eCAP と HRCAP のブロック図
        3. 6.13.3.3 eCAP/HRCAP 同期
        4. 6.13.3.4 eCAP の電気的データおよびタイミング
          1. 6.13.3.4.1 eCAP のタイミング要件
          2. 6.13.3.4.2 eCAP のスイッチング特性
        5. 6.13.3.5 HRCAP の電気的データおよびタイミング
          1. 6.13.3.5.1 HRCAP スイッチング特性
          2. 6.13.3.5.2 HRCAP の図とグラフ
      4. 6.13.4 拡張直交エンコーダ パルス (eQEP)
        1. 6.13.4.1 eQEP の電気的データおよびタイミング
          1. 6.13.4.1.1 eQEP のタイミング要件
          2. 6.13.4.1.2 eQEP のスイッチング特性
    15. 6.14 通信ペリフェラル
      1. 6.14.1 CAN (Controller Area Network)
      2. 6.14.2 I2C (Inter-Integrated Circuit)
        1. 6.14.2.1 I2C の電気的データおよびタイミング
          1. 6.14.2.1.1 I2C のタイミング要件
          2. 6.14.2.1.2 I2C のスイッチング特性
          3. 6.14.2.1.3 I2C タイミング図
      3. 6.14.3 PMBus (Power Management Bus) インターフェイス
        1. 6.14.3.1 PMBus の電気的データおよびタイミング
          1. 6.14.3.1.1 PMBus の電気的特性
          2. 6.14.3.1.2 PMBus ファスト モードのスイッチング特性
          3. 6.14.3.1.3 PMBus スタンダード モードのスイッチング特性
      4. 6.14.4 シリアル通信インターフェイス (SCI)
      5. 6.14.5 シリアル・ペリフェラル・インターフェイス (SPI)
        1. 6.14.5.1 SPI マスタ モードのタイミング
          1. 6.14.5.1.1 SPI マスタ モードのタイミング要件
          2. 6.14.5.1.2 SPI マスタ モードのスイッチング特性 (クロック位相=0)
          3. 6.14.5.1.3 SPI マスタ モードのスイッチング特性 (クロック位相=1)
          4. 6.14.5.1.4 SPI マスタ モードのタイミング図
        2. 6.14.5.2 SPI スレーブ モードのタイミング
          1. 6.14.5.2.1 SPI スレーブ モードのタイミング要件
          2. 6.14.5.2.2 SPI スレーブ モードのスイッチング特性
          3. 6.14.5.2.3 SPI スレーブ モード タイミング図
      6. 6.14.6 LIN (Local Interconnect Network)
      7. 6.14.7 高速シリアル インターフェイス (FSI)
        1. 6.14.7.1 FSI トランスミッタ
          1. 6.14.7.1.1 FSITX の電気的データおよびタイミング
            1. 6.14.7.1.1.1 FSITX スイッチング特性
            2. 6.14.7.1.1.2 FSITX タイミング
        2. 6.14.7.2 FSI レシーバ
          1. 6.14.7.2.1 FSIRX の電気的データおよびタイミング
            1. 6.14.7.2.1.1 FSIRX のタイミング要件
            2. 6.14.7.2.1.2 FSIRX スイッチング特性
            3. 6.14.7.2.1.3 FSIRX タイミング
        3. 6.14.7.3 FSI SPI 互換モード
          1. 6.14.7.3.1 FSITX SPI 信号モードの電気的データおよびタイミング
            1. 6.14.7.3.1.1 FSITX SPI 信号モードのスイッチング特性
            2. 6.14.7.3.1.2 FSITX SPI 信号モードのタイミング
      8. 6.14.8 ホスト インターフェイス コントローラ (HIC)
        1. 6.14.8.1 HIC の電気的データおよびタイミング
          1. 6.14.8.1.1 HIC のタイミング要件
          2. 6.14.8.1.2 HIC スイッチング特性
          3. 6.14.8.1.3 HIC のタイミング図
  8. 7 詳細説明
    1. 7.1  概要
    2. 7.2  機能ブロック図
    3. 7.3  メモリ
      1. 7.3.1 メモリ マップ
        1. 7.3.1.1 専用 RAM (Mx RAM)
        2. 7.3.1.2 ローカル共有 RAM (LSx RAM)
        3. 7.3.1.3 グローバル共有 RAM (GSx RAM)
      2. 7.3.2 フラッシュ メモリ マップ
        1. 7.3.2.1 フラッシュ セクタのアドレス
      3. 7.3.3 ペリフェラル・レジスタのメモリ・マップ
    4. 7.4  識別
    5. 7.5  バス アーキテクチャ – ペリフェラル コネクティビティ
    6. 7.6  C28x プロセッサ
      1. 7.6.1 浮動小数点演算ユニット (FPU)
      2. 7.6.2 高速整数除算ユニット
      3. 7.6.3 三角関数演算ユニット (TMU)
      4. 7.6.4 VCRC ユニット
    7. 7.7  組み込みのリアルタイム解析および診断 (ERAD)
    8. 7.8  バックグラウンド CRC-32 (BGCRC)
    9. 7.9  ダイレクト メモリ アクセス (DMA)
    10. 7.10 デバイス ブート モード
      1. 7.10.1 デバイス ブートの構成
        1. 7.10.1.1 ブート モード ピンの構成
        2. 7.10.1.2 ブート モード テーブル オプションの設定
      2. 7.10.2 GPIO の割り当て
    11. 7.11 デュアル コード セキュリティ モジュール
    12. 7.12 ウォッチドッグ
    13. 7.13 C28x タイマ
    14. 7.14 デュアル クロック コンパレータ (DCC)
      1. 7.14.1 特長
      2. 7.14.2 DCCx (DCC0、DCC1) クロック ソース入力のマッピング
    15. 7.15 構成可能ロジック ブロック (CLB)
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 デバイスの主な特長
    2. 8.2 アプリケーション情報
      1. 8.2.1 代表的なアプリケーション
        1. 8.2.1.1 サーボ・ドライブ制御モジュール
          1. 8.2.1.1.1 システム・ブロック図
          2. 8.2.1.1.2 サーボ ドライブ制御モジュールのリソース
        2. 8.2.1.2 サーバー / テレコム電源ユニット (PSU)
          1. 8.2.1.2.1 システム・ブロック図
          2. 8.2.1.2.2 サーバーおよびテレコム PSU (電源) のリソース
        3. 8.2.1.3 商用テレコム整流器
          1. 8.2.1.3.1 システム・ブロック図
          2. 8.2.1.3.2 商用テレコム整流器のリソース
        4. 8.2.1.4 EV 充電ステーション向けパワー・モジュール
          1. 8.2.1.4.1 システム ブロック図
          2. 8.2.1.4.2 EV 充電ステーション向けパワー モジュール資料
        5. 8.2.1.5 エアコン室外機
          1. 8.2.1.5.1 システム・ブロック図
          2. 8.2.1.5.2 エアコン室外機のリソース
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 入門と次のステップ
    2. 9.2 デバイスおよび開発ツールの命名規則
    3. 9.3 マーキング
    4. 9.4 ツールとソフトウェア
    5. 9.5 ドキュメントのサポート
    6. 9.6 サポート・リソース
    7. 9.7 商標
    8. 9.8 静電気放電に関する注意事項
    9. 9.9 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

5.3.1 アナログ信号

表 5-2 アナログ信号
信号名ピンの種類説明GPIO80 QFP64 QFP48 QFP
A0IADC-A 入力 0191511
A1Iアナログ入力181410
A2IADC-A 入力 21396
A3IADC-A 入力 31285
A4IADC-A 入力 4272319
A5IADC-A 入力 517139
A6Iアナログ入力1064
A7IADC-A 入力 7231915
A8IADC-A 入力 8242016
A9IADC-A 入力 9282420
A10IADC-A 入力 10292521
A11IADC-A 入力 1116128
A12IADC-A 入力 12221814
A14IADC-A 入力 141511
A15IADC-A 入力 1514107
AIO224Iデジタル入力 224 に使用されるアナログ ピン1396
AIO225Iデジタル入力 225 に使用されるアナログ ピン272319
AIO226Iデジタル入力 226 に使用されるアナログ ピン1174
AIO227Iデジタル入力 227 に使用されるアナログ ピン282420
AIO228Iデジタル入力 228 に使用されるアナログ ピン1064
AIO230Iデジタル入力 230 に使用されるアナログ ピン292521
AIO231Iデジタル入力 231 に使用されるアナログ ピン191511
AIO232Iデジタル入力 232 に使用されるアナログ ピン181410
AIO233Iデジタル入力 233 に使用されるアナログ ピン14107
AIO237Iデジタル入力 237 に使用されるアナログ ピン16128
AIO238Iデジタル入力 238 に使用されるアナログ ピン221814
AIO239Iデジタル入力 239 に使用されるアナログ ピン1511
AIO241Iデジタル入力 241 に使用されるアナログ ピン242016
AIO242Iデジタル入力 242 に使用されるアナログ ピン1285
AIO244Iデジタル入力 244 に使用されるアナログ ピン17139
AIO245Iデジタル入力 245 に使用されるアナログ ピン231915
C0IADC-C 入力 016128
C1IADC-C 入力 1221814
C2IADC-C 入力 217139
C3IADC-C 入力 3231915
C4IADC-C 入力 41511
C5IADC-C 入力 51285
C6Iアナログ入力1174
C7IADC-C 入力 714107
C8IADC-C 入力 8282420
C9IADC-C 入力 91396
C10IADC-C 入力 10292521
C11IADC-C 入力 11242016
C14IADC-C 入力 14272319
C15IADC-C 入力 15191511
CMP1_HN0ICMPSS-1 ハイ コンパレータ負入力 014107
CMP1_HN1ICMPSS-1 ハイ コンパレータ負入力 116128
CMP1_HP0ICMPSS-1 ハイ コンパレータ正入力 01396
CMP1_HP1ICMPSS-1 ハイ コンパレータ正入力 116128
CMP1_HP2ICMPSS-1 ハイ コンパレータ正入力 21064
CMP1_HP3ICMPSS-1 ハイ コンパレータ正入力 314107
CMP1_HP4ICMPSS-1 ハイ コンパレータ正入力 4181410
CMP1_LN0ICMPSS-1 ロー コンパレータ負入力 014107
CMP1_LN1ICMPSS-1 ロー コンパレータ負入力 116128
CMP1_LP0ICMPSS-1 ロー コンパレータ正入力 01396
CMP1_LP1ICMPSS-1 ロー コンパレータ正入力 116128
CMP1_LP2ICMPSS-1 ロー コンパレータ正入力 21064
CMP1_LP3ICMPSS-1 ロー コンパレータ正入力 314107
CMP1_LP4ICMPSS-1 ロー コンパレータ正入力 4181410
CMP2_HN0ICMPSS-2 ハイ コンパレータ負入力 0292521
CMP2_HN1ICMPSS-2 ハイ コンパレータ負入力 1221814
CMP2_HP0ICMPSS-2 ハイ コンパレータ正入力 0272319
CMP2_HP1ICMPSS-2 ハイ コンパレータ正入力 1221814
CMP2_HP2ICMPSS-2 ハイ コンパレータ正入力 2282420
CMP2_HP3ICMPSS-2 ハイ コンパレータ正入力 3292521
CMP2_HP4ICMPSS-2 ハイ コンパレータ正入力 4242016
CMP2_LN0ICMPSS-2 ロー コンパレータ負入力 0292521
CMP2_LN1ICMPSS-2 ロー コンパレータ負入力 1221814
CMP2_LP0ICMPSS-2 ロー コンパレータ正入力 0272319
CMP2_LP1ICMPSS-2 ロー コンパレータ正入力 1221814
CMP2_LP2ICMPSS-2 ロー コンパレータ正入力 2282420
CMP2_LP3ICMPSS-2 ロー コンパレータ正入力 3292521
CMP2_LP4ICMPSS-2 ロー コンパレータ正入力 4242016
CMP3_HN0ICMPSS-3 ハイ コンパレータ負入力 01285
CMP3_HN1ICMPSS-3 ハイ コンパレータ負入力 117139
CMP3_HP0ICMPSS-3 ハイ コンパレータ正入力 01174
CMP3_HP1ICMPSS-3 ハイ コンパレータ正入力 117139
CMP3_HP2ICMPSS-3 ハイ コンパレータ正入力 2191511
CMP3_HP3ICMPSS-3 ハイ コンパレータ正入力 31285
CMP3_HP4ICMPSS-3 ハイ コンパレータ正入力 41511
CMP3_LN0ICMPSS-3 ロー コンパレータ負入力 01285
CMP3_LN1ICMPSS-3 ロー コンパレータ負入力 117139
CMP3_LP0ICMPSS-3 ロー コンパレータ正入力 01174
CMP3_LP1ICMPSS-3 ロー コンパレータ正入力 117139
CMP3_LP2ICMPSS-3 ロー コンパレータ正入力 2191511
CMP3_LP3ICMPSS-3 ロー コンパレータ正入力 31285
CMP3_LP4ICMPSS-3 ロー コンパレータ正入力 41511
CMP4_HN0ICMPSS-4 ハイ コンパレータ負入力 0272319
CMP4_HN1ICMPSS-4 ハイ コンパレータ負入力 1231915
CMP4_HP0ICMPSS-4 ハイ コンパレータ正入力 0282420
CMP4_HP1ICMPSS-4 ハイ コンパレータ正入力 1231915
CMP4_HP2ICMPSS-4 ハイ コンパレータ正入力 2221814
CMP4_HP3ICMPSS-4 ハイ コンパレータ正入力 3272319
CMP4_HP4ICMPSS-4 ハイ コンパレータ正入力 4242016
CMP4_LN0ICMPSS-4 ロー コンパレータ負入力 0272319
CMP4_LN1ICMPSS-4 ロー コンパレータ負入力 1231915
CMP4_LP0ICMPSS-4 ロー コンパレータ正入力 0282420
CMP4_LP1ICMPSS-4 ロー コンパレータ正入力 1231915
CMP4_LP2ICMPSS-4 ロー コンパレータ正入力 2221814
CMP4_LP3ICMPSS-4 ロー コンパレータ正入力 3272319
CMP4_LP4ICMPSS-4 ロー コンパレータ正入力 4242016
HIC_A0IHIC アドレス 01064
HIC_A1IHIC アドレス 11174
HIC_A2IHIC アドレス 21285
HIC_A3IHIC アドレス 31396
HIC_A4IHIC アドレス 414107
HIC_A5IHIC アドレス 51511
HIC_A6IHIC アドレス 616128
HIC_A7IHIC アドレス 717139
HIC_BASESEL0IHIC ベース アドレス範囲選択 0181410
HIC_BASESEL1IHIC ベース アドレス範囲選択 1191511
HIC_BASESEL2IHIC ベース アドレス範囲選択 2292521
HIC_NBE0IHIC バイト イネーブル 0282420
HIC_NBE1IHIC バイト イネーブル 1242016
HIC_NCSIHIC チップ セレクト221814
HIC_NOEOHIC 出力イネーブル231915
HIC_NWEIHIC データ書き込みイネーブル272319
VDACIオンチップ CMPSS DAC の外部リファレンス電圧 (オプション)。ADC 入力と CMPSS DAC リファレンスのどちらに使用する場合でも、このピンと VSSA の間には、無効化できない内部コンデンサが存在しています。このピンを CMPSS DAC のリファレンス電圧として使用する場合は、このピンに少なくとも 1μF のコンデンサを配置します。1285
VREFHIIADC の高いリファレンス電圧。外部リファレンス モードでは、高い側のリファレンス電圧を外部からこのピンに印加します。内部リファレンス モードでは、デバイスによってこのピンに電圧が駆動されます。いずれのモードでも、2.2μF 以上のコンデンサをこのピンに配置する。このコンデンサは、VREFHI ピンと VREFLO ピンの間で、できるだけデバイスに近い場所に配置する必要がある。201612
VREFLOIADC の低いリファレンス電圧211713