JAJSJO1C October   2021  – December 2023 TMS320F280034 , TMS320F280034-Q1 , TMS320F280036-Q1 , TMS320F280036C-Q1 , TMS320F280037 , TMS320F280037C , TMS320F280037C-Q1 , TMS320F280038C-Q1 , TMS320F280039-Q1 , TMS320F280039C , TMS320F280039C-Q1

PRODMIX  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 ピン構成および機能
    1. 5.1 ピン配置図
    2. 5.2 ピン属性
    3. 5.3 信号の説明
      1. 5.3.1 アナログ信号
      2. 5.3.2 デジタル信号
      3. 5.3.3 電源およびグランド
      4. 5.3.4 テスト、JTAG、リセット
    4. 5.4 ピン多重化
      1. 5.4.1 GPIO 多重化ピン
        1. 5.4.1.1 GPIO 多重化ピン
      2. 5.4.2 ADC ピンのデジタル入力 (AIO)
      3. 5.4.3 ADC ピン上のデジタル入出力 (AGPIO)
      4. 5.4.4 GPIO 入力クロスバー
      5. 5.4.5 GPIO 出力クロスバー、CLB クロスバー、CLB 出力クロスバー、ePWM クロスバー
    5. 5.5 内部プルアップおよびプルダウン付きのピン
    6. 5.6 未使用ピンの接続
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格 - 民生用
    3. 6.3  ESD 定格 - 車載用
    4. 6.4  推奨動作条件
    5. 6.5  消費電力の概略
      1. 6.5.1 システム消費電流
      2. 6.5.2 システム消費電流 - VREG ディセーブル - 外部電源
      3. 6.5.3 動作モード・テストの説明
      4. 6.5.4 消費電流のグラフ
      5. 6.5.5 消費電流の低減
        1. 6.5.5.1 ディセーブルしたペリフェラルごとの標準的な電流低減
    6. 6.6  電気的特性
    7. 6.7  PZ パッケージの熱抵抗特性
    8. 6.8  PN パッケージの熱抵抗特性
    9. 6.9  PM パッケージの熱抵抗特性
    10. 6.10 PT パッケージの熱抵抗特性
    11. 6.11 熱設計の検討事項
    12. 6.12 システム
      1. 6.12.1 パワー・マネージメント・モジュール (PMM)
        1. 6.12.1.1 概要
        2. 6.12.1.2 概要
          1. 6.12.1.2.1 電源レール監視
            1. 6.12.1.2.1.1 I/O POR (パワーオン・リセット) 監視
            2. 6.12.1.2.1.2 I/O BOR (ブラウンアウト・リセット) 監視
            3. 6.12.1.2.1.3 VDD POR (パワーオン・リセット) 監視
          2. 6.12.1.2.2 外部監視回路の使用
          3. 6.12.1.2.3 遅延ブロック
          4. 6.12.1.2.4 内部1.2V LDO 電圧レギュレータ (VREG)
          5. 6.12.1.2.5 VREGENZ
        3. 6.12.1.3 外付け部品
          1. 6.12.1.3.1 デカップリング・コンデンサ
            1. 6.12.1.3.1.1 VDDIO デカップリング
            2. 6.12.1.3.1.2 VDD デカップリング
        4. 6.12.1.4 電源シーケンス
          1. 6.12.1.4.1 電源ピンの一括接続
          2. 6.12.1.4.2 信号ピンの電源シーケンス
          3. 6.12.1.4.3 電源ピンの電源シーケンス
            1. 6.12.1.4.3.1 外部 VREG / VDD モード・シーケンス
            2. 6.12.1.4.3.2 内部 VREG/VDD モード・シーケンス
            3. 6.12.1.4.3.3 電源シーケンスの概要と違反の影響
            4. 6.12.1.4.3.4 電源スルーレート
        5. 6.12.1.5 パワー・マネージメント・モジュールの電気的データおよびタイミング
          1. 6.12.1.5.1 パワー・マネージメント・モジュールの動作条件
          2. 6.12.1.5.2 パワー・マネージメント・モジュールの特性
          3.        電源電圧
      2. 6.12.2 リセット・タイミング
        1. 6.12.2.1 リセット・ソース
        2. 6.12.2.2 リセットの電気的データおよびタイミング
          1. 6.12.2.2.1 リセット - XRSn - タイミング要件
          2. 6.12.2.2.2 リセット - XRSn - スイッチング特性
          3. 6.12.2.2.3 リセットのタイミング図
      3. 6.12.3 クロック仕様
        1. 6.12.3.1 クロック・ソース
        2. 6.12.3.2 クロック周波数、要件、および特性
          1. 6.12.3.2.1 入力クロック周波数およびタイミング要件、PLL ロック時間
            1. 6.12.3.2.1.1 入力クロック周波数
            2. 6.12.3.2.1.2 XTAL 発振器の特性
            3. 6.12.3.2.1.3 水晶振動子ではない外部のクロック・ソース使用時の X1 入力レベルの特性
            4. 6.12.3.2.1.4 X1 のタイミング要件
            5. 6.12.3.2.1.5 AUXCLKIN のタイミング要件
            6. 6.12.3.2.1.6 APLL 特性
            7. 6.12.3.2.1.7 XCLKOUT のスイッチング特性 - PLL バイパスまたはイネーブル
            8. 6.12.3.2.1.8 内部クロック周波数
        3. 6.12.3.3 入力クロックおよび PLL
        4. 6.12.3.4 XTAL 発振器
          1. 6.12.3.4.1 はじめに
          2. 6.12.3.4.2 概要
            1. 6.12.3.4.2.1 電気発振回路
              1. 6.12.3.4.2.1.1 動作モード
                1. 6.12.3.4.2.1.1.1 水晶動作モード
                2. 6.12.3.4.2.1.1.2 シングルエンド動作モード
              2. 6.12.3.4.2.1.2 XCLKOUT での XTAL 出力
            2. 6.12.3.4.2.2 水晶振動子
            3. 6.12.3.4.2.3 GPIO 動作モード
          3. 6.12.3.4.3 機能動作
            1. 6.12.3.4.3.1 ESR – 等価直列抵抗
            2. 6.12.3.4.3.2 Rneg – 負性抵抗
            3. 6.12.3.4.3.3 起動時間
              1. 6.12.3.4.3.3.1 X1 / X2 事前条件
            4. 6.12.3.4.3.4 DL – 励振レベル
          4. 6.12.3.4.4 水晶振動子の選択方法
          5. 6.12.3.4.5 テスト
          6. 6.12.3.4.6 一般的な問題とデバッグのヒント
          7. 6.12.3.4.7 水晶発振回路の仕様
            1. 6.12.3.4.7.1 水晶発振器のパラメータ
            2. 6.12.3.4.7.2 水晶振動子の等価直列抵抗 (ESR) 要件
            3. 6.12.3.4.7.3 水晶発振器の電気的特性
        5. 6.12.3.5 内部発振器
          1. 6.12.3.5.1 INTOSC の特性
      4. 6.12.4 フラッシュ・パラメータ
        1. 6.12.4.1 フラッシュ・パラメータ 
      5. 6.12.5 RAM および ROM のパラメータ
      6. 6.12.6 エミュレーション / JTAG
        1. 6.12.6.1 JTAG の電気的データおよびタイミング
          1. 6.12.6.1.1 JTAG のタイミング要件
          2. 6.12.6.1.2 JTAG のスイッチング特性
          3. 6.12.6.1.3 JTAG のタイミング図
        2. 6.12.6.2 cJTAG の電気的データおよびタイミング
          1. 6.12.6.2.1 cJTAG のタイミング要件
          2. 6.12.6.2.2 cJTAG のスイッチング特性
          3. 6.12.6.2.3 cJTAG のタイミング図
      7. 6.12.7 GPIO の電気的データおよびタイミング
        1. 6.12.7.1 GPIO - 出力タイミング
          1. 6.12.7.1.1 汎用出力のスイッチング特性
          2. 6.12.7.1.2 汎用出力のタイミング図
        2. 6.12.7.2 GPIO - 入力タイミング
          1. 6.12.7.2.1 汎用入力のタイミング要件
          2. 6.12.7.2.2 サンプリング・モード
        3. 6.12.7.3 入力信号のサンプリング・ウィンドウ幅
      8. 6.12.8 割り込み
        1. 6.12.8.1 外部割り込み (XINT) の電気的データおよびタイミング
          1. 6.12.8.1.1 外部割り込みのタイミング要件
          2. 6.12.8.1.2 外部割り込みのスイッチング特性
          3. 6.12.8.1.3 外部割り込みのタイミング
      9. 6.12.9 低消費電力モード
        1. 6.12.9.1 クロック・ゲーティング低消費電力モード
        2. 6.12.9.2 低消費電力モードのウェークアップ・タイミング
          1. 6.12.9.2.1 IDLE モードのタイミング要件
          2. 6.12.9.2.2 IDLE モードのスイッチング特性
          3. 6.12.9.2.3 IDLE 開始および終了タイミング図
          4. 6.12.9.2.4 STANDBY モードのタイミング要件
          5. 6.12.9.2.5 STANDBY モードのスイッチング特性
          6. 6.12.9.2.6 STANDBY の開始 / 終了タイミング図
          7. 6.12.9.2.7 HALT モードのタイミング要件
          8. 6.12.9.2.8 HALT モードのスイッチング特性
          9. 6.12.9.2.9 HALT 開始および終了タイミング図
    13. 6.13 アナログ・ペリフェラル
      1. 6.13.1 アナログ・ピンと内部接続
      2. 6.13.2 アナログ信号の説明
      3. 6.13.3 A/D コンバータ (ADC)
        1. 6.13.3.1 ADC の構成可能性
          1. 6.13.3.1.1 信号モード
        2. 6.13.3.2 ADC の電気的データおよびタイミング
          1. 6.13.3.2.1 ADC の動作条件
          2. 6.13.3.2.2 ADC 特性
          3. 6.13.3.2.3 ADC 入力モデル
          4. 6.13.3.2.4 ADC のタイミング図
      4. 6.13.4 温度センサ
        1. 6.13.4.1 温度センサの電気的データおよびタイミング
          1. 6.13.4.1.1 温度センサの特性
      5. 6.13.5 コンパレータ・サブシステム (CMPSS)
        1. 6.13.5.1 CMPSS 接続図
        2. 6.13.5.2 ブロック図
        3. 6.13.5.3 CMPSS の電気的データおよびタイミング
          1. 6.13.5.3.1 コンパレータの電気的特性
          2.        CMPSS コンパレータの入力換算オフセットとヒステリシス
          3. 6.13.5.3.2 CMPSS DAC の静的電気特性
          4. 6.13.5.3.3 CMPSS の説明用グラフ
          5. 6.13.5.3.4 CMPSS DAC の動的誤差
      6. 6.13.6 バッファ付き D/A コンバータ (DAC)
        1. 6.13.6.1 バッファ付き DAC の電気的データおよびタイミング
          1. 6.13.6.1.1 バッファ付き DAC の動作条件
          2. 6.13.6.1.2 バッファ付き DAC の電気的特性
    14. 6.14 制御ペリフェラル
      1. 6.14.1 拡張パルス幅変調器 (ePWM)
        1. 6.14.1.1 ePWM の電気的データおよびタイミング
          1. 6.14.1.1.1 ePWM のタイミング要件
          2. 6.14.1.1.2 ePWM のスイッチング特性
          3. 6.14.1.1.3 トリップ・ゾーン入力のタイミング
            1. 6.14.1.1.3.1 トリップ・ゾーン入力のタイミング要件
            2. 6.14.1.1.3.2 PWM ハイ・インピーダンス特性のタイミング図
      2. 6.14.2 高分解能パルス幅変調器 (HRPWM)
        1. 6.14.2.1 HRPWM の電気的データおよびタイミング
          1. 6.14.2.1.1 高分解能 PWM の特性
      3. 6.14.3 外部 ADC 変換開始の電気的データおよびタイミング
        1. 6.14.3.1 外部 ADC 変換開始のスイッチング特性
        2. 6.14.3.2 ADCSOCAO または ADCSOCBO のタイミング図
      4. 6.14.4 拡張キャプチャ (eCAP)
        1. 6.14.4.1 eCAP および HRCAP のブロック図
        2. 6.14.4.2 eCAP の同期
        3. 6.14.4.3 eCAP の電気的データおよびタイミング
          1. 6.14.4.3.1 eCAP のタイミング要件
          2. 6.14.4.3.2 eCAP のスイッチング特性
      5. 6.14.5 高分解能キャプチャ (HRCAP)
        1. 6.14.5.1 eCAP と HRCAP のブロック図
        2. 6.14.5.2 HRCAP の電気的データおよびタイミング
          1. 6.14.5.2.1 HRCAP のスイッチング特性
          2. 6.14.5.2.2 HRCAP の図とグラフ
      6. 6.14.6 拡張直交エンコーダ・パルス (eQEP)
        1. 6.14.6.1 eQEP の電気的データおよびタイミング
          1. 6.14.6.1.1 eQEP のタイミング要件
          2. 6.14.6.1.2 eQEP のスイッチング特性
      7. 6.14.7 シグマ-デルタ・フィルタ・モジュール (SDFM)
        1. 6.14.7.1 SDFM の電気的データおよびタイミング
          1. 6.14.7.1.1 非同期 GPIO - ASYNC - オプション使用時の SDFM のタイミング要件
    15. 6.15 通信ペリフェラル
      1. 6.15.1 CAN (Controller Area Network)
      2. 6.15.2 モジュラー・コントローラ・エリア・ネットワーク (MCAN)
      3. 6.15.3 I2C (Inter-Integrated Circuit)
        1. 6.15.3.1 I2C の電気的データおよびタイミング
          1. 6.15.3.1.1 I2C のタイミング要件
          2. 6.15.3.1.2 I2C のスイッチング特性
          3. 6.15.3.1.3 I2C のタイミング図
      4. 6.15.4 PMBus (Power-Management Bus) インターフェイス
        1. 6.15.4.1 PMBus の電気的データおよびタイミング
          1. 6.15.4.1.1 PMBus の電気的特性
          2. 6.15.4.1.2 PMBus ファスト・モードのスイッチング特性
          3. 6.15.4.1.3 PMBus スタンダード・モードのスイッチング特性
      5. 6.15.5 シリアル通信インターフェイス (SCI)
      6. 6.15.6 シリアル・ペリフェラル・インターフェイス (SPI)
        1. 6.15.6.1 SPI マスタ・モードのタイミング
          1. 6.15.6.1.1 SPI マスタ・モードのタイミング要件
          2. 6.15.6.1.2 SPI マスタ・モードのスイッチング特性 - クロック位相 0
          3. 6.15.6.1.3 SPI マスタ・モードのスイッチング特性 - クロック位相 1
          4. 6.15.6.1.4 SPI マスタ・モードのタイミング図
        2. 6.15.6.2 SPI スレーブ・モードのタイミング
          1. 6.15.6.2.1 SPI スレーブ・モードのタイミング要件
          2. 6.15.6.2.2 SPI スレーブ・モードのスイッチング特性
          3. 6.15.6.2.3 SPI スレーブ・モードのタイミング図
      7. 6.15.7 LIN (Local Interconnect Network)
      8. 6.15.8 高速シリアル・インターフェイス (FSI)
        1. 6.15.8.1 FSI トランスミッタ
          1. 6.15.8.1.1 FSITX の電気的データおよびタイミング
            1. 6.15.8.1.1.1 FSITX のスイッチング特性
            2. 6.15.8.1.1.2 FSITX タイミング
        2. 6.15.8.2 FSI レシーバ
          1. 6.15.8.2.1 FSIRX の電気的データおよびタイミング
            1. 6.15.8.2.1.1 FSIRX のタイミング要件
            2. 6.15.8.2.1.2 FSIRX のスイッチング特性
            3. 6.15.8.2.1.3 FSIRX タイミング
        3. 6.15.8.3 FSI SPI 互換モード
          1. 6.15.8.3.1 FSITX SPI 信号モードの電気的データおよびタイミング
            1. 6.15.8.3.1.1 FSITX SPI 信号モードのスイッチング特性
            2. 6.15.8.3.1.2 FSITX SPI 信号モードのタイミング
      9. 6.15.9 ホスト・インターフェイス・コントローラ (HIC)
        1. 6.15.9.1 HIC の電気的データおよびタイミング
          1. 6.15.9.1.1 HIC のタイミング要件
          2. 6.15.9.1.2 HIC のスイッチング特性
          3. 6.15.9.1.3 HIC のタイミング図
  8. 7 詳細説明
    1. 7.1  概要
    2. 7.2  機能ブロック図
    3. 7.3  メモリ
      1. 7.3.1 メモリ・マップ
        1. 7.3.1.1 専用 RAM (Mx RAM)
        2. 7.3.1.2 ローカル共有 RAM (LSx RAM)
        3. 7.3.1.3 グローバル共有 RAM (GSx RAM)
        4. 7.3.1.4 メッセージ RAM
      2. 7.3.2 制御補償器アクセラレータ (CLA) メモリ・マップ
      3. 7.3.3 フラッシュ・メモリ・マップ
        1. 7.3.3.1 フラッシュ・セクタのアドレス
      4. 7.3.4 ペリフェラル・レジスタのメモリ・マップ
    4. 7.4  識別
    5. 7.5  バス・アーキテクチャ – ペリフェラル・コネクティビティ
    6. 7.6  C28x プロセッサ
      1. 7.6.1 浮動小数点演算ユニット (FPU)
      2. 7.6.2 高速整数除算ユニット
      3. 7.6.3 三角関数演算ユニット (TMU)
      4. 7.6.4 VCRC ユニット
    7. 7.7  制御補償器アクセラレータ (CLA)
    8. 7.8  組み込みのリアルタイム解析および診断 (ERAD)
    9. 7.9  バックグラウンド CRC-32 (BGCRC)
    10. 7.10 ダイレクト・メモリ・アクセス (DMA)
    11. 7.11 デバイス・ブート・モード
      1. 7.11.1 デバイス・ブートの構成
        1. 7.11.1.1 ブート・モード・ピンの構成
        2. 7.11.1.2 ブート・モード・テーブルのオプションの構成
      2. 7.11.2 GPIO の割り当て
    12. 7.12 セキュリティ
      1. 7.12.1 チップの境界の保護
        1. 7.12.1.1 JTAGLOCK
        2. 7.12.1.2 ゼロピン・ブート
      2. 7.12.2 デュアル ゾーン セキュリティ
      3. 7.12.3 免責事項
    13. 7.13 ウォッチドッグ
    14. 7.14 C28x タイマ
    15. 7.15 デュアル・クロック・コンパレータ (DCC)
      1. 7.15.1 特長
      2. 7.15.2 DCCx クロック・ソース入力のマッピング
    16. 7.16 構成可能ロジック・ブロック (CLB)
    17. 7.17 機能安全
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 アプリケーションと実装
    2. 8.2 デバイスの主な特長
    3. 8.3 アプリケーション情報
      1. 8.3.1 代表的なアプリケーション
        1. 8.3.1.1 車載用ポンプ
          1. 8.3.1.1.1 システム・ブロック図
          2. 8.3.1.1.2 車載用ポンプの技術関連資料
        2. 8.3.1.2 車載用 HVAC コンプレッサ
          1. 8.3.1.2.1 システム・ブロック図
          2. 8.3.1.2.2 HVAC のリソース
        3. 8.3.1.3 オンボード充電器 (OBC)
          1. 8.3.1.3.1 システム・ブロック図
          2. 8.3.1.3.2 OBC の技術関連資料
        4. 8.3.1.4 サーボ・ドライブ制御モジュール
          1. 8.3.1.4.1 システム・ブロック図
          2. 8.3.1.4.2 サーボ・ドライブ制御モジュールのリソース
        5. 8.3.1.5 ソーラー・マイクロ・インバータ
          1. 8.3.1.5.1 システム・ブロック図
          2. 8.3.1.5.2 ソーラー・マイクロ・インバータのリソース
        6. 8.3.1.6 商用テレコム整流器
          1. 8.3.1.6.1 システム・ブロック図
          2. 8.3.1.6.2 商用テレコム整流器のリソース
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 使い始めと次の手順
    2. 9.2 デバイス命名規則
    3. 9.3 マーキング
    4. 9.4 ツールとソフトウェア
    5. 9.5 ドキュメントのサポート
    6. 9.6 サポート・リソース
    7. 9.7 商標
    8. 9.8 静電気放電に関する注意事項
    9. 9.9 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

5.4.1.1 GPIO 多重化ピン

表 5-6 GPIO 多重化ピン
0、4、8、12 1 2 3 5 6 7 9 10 11 13 14 15 ALT
GPIO0 EPWM1_A I2CA_SDA SPIA_STE FSIRXA_CLK MCAN_RX CLB_OUTPUTXBAR8 EQEP1_INDEX HIC_D7 HIC_BASESEL1
GPIO1 EPWM1_B I2CA_SCL SPIA_SOMI MCAN_TX CLB_OUTPUTXBAR7 HIC_A2 FSITXA_TDM_D1 HIC_D10
GPIO2 EPWM2_A OUTPUTXBAR1 PMBUSA_SDA SPIA_SIMO SCIA_TX FSIRXA_D1 I2CB_SDA HIC_A1 CANA_TX HIC_D9
GPIO3 EPWM2_B OUTPUTXBAR2 OUTPUTXBAR2 PMBUSA_SCL SPIA_CLK SCIA_RX FSIRXA_D0 I2CB_SCL HIC_NOE CANA_RX HIC_D4
GPIO4 EPWM3_A MCAN_TX OUTPUTXBAR3 CANA_TX SPIB_CLK EQEP2_STROBE FSIRXA_CLK CLB_OUTPUTXBAR6 HIC_BASESEL2 HIC_NWE
GPIO5 EPWM3_B OUTPUTXBAR3 MCAN_RX CANA_RX SPIA_STE FSITXA_D1 CLB_OUTPUTXBAR5 HIC_A7 HIC_D4 HIC_D15
GPIO6 EPWM4_A OUTPUTXBAR4 SYNCOUT EQEP1_A SPIB_SOMI FSITXA_D0 FSITXA_D1 HIC_NBE1 CLB_OUTPUTXBAR8 HIC_D14
GPIO7 EPWM4_B OUTPUTXBAR5 EQEP1_B SPIB_SIMO FSITXA_CLK CLB_OUTPUTXBAR2 HIC_A6 HIC_D14
GPIO8 EPWM5_A ADCSOCAO EQEP1_STROBE SCIA_TX SPIA_SIMO I2CA_SCL FSITXA_D1 CLB_OUTPUTXBAR5 HIC_A0 FSITXA_TDM_CLK HIC_D8
GPIO9 EPWM5_B SCIB_TX OUTPUTXBAR6 EQEP1_INDEX SCIA_RX SPIA_CLK FSITXA_D0 LINB_RX HIC_BASESEL0 I2CB_SCL HIC_NRDY
GPIO10 EPWM6_A ADCSOCBO EQEP1_A SCIB_TX SPIA_SOMI I2CA_SDA FSITXA_CLK LINB_TX HIC_NWE FSITXA_TDM_D0 CLB_OUTPUTXBAR4
GPIO11 EPWM6_B OUTPUTXBAR7 EQEP1_B SCIB_RX SPIA_STE FSIRXA_D1 LINB_RX EQEP2_A SPIA_SIMO HIC_D6 HIC_NBE0
GPIO12 EPWM7_A MCAN_RX EQEP1_STROBE SCIB_TX PMBUSA_CTL FSIRXA_D0 LINB_TX SPIA_CLK CANA_RX HIC_D13 HIC_INT
GPIO13 EPWM7_B MCAN_TX EQEP1_INDEX SCIB_RX PMBUSA_ALERT FSIRXA_CLK LINB_RX SPIA_SOMI CANA_TX HIC_D11 HIC_D5
GPIO14 EPWM8_A SCIB_TX I2CB_SDA OUTPUTXBAR3 PMBUSA_SDA SPIB_CLK EQEP2_A LINB_TX EPWM3_A CLB_OUTPUTXBAR7 HIC_D15
GPIO15 EPWM8_B SCIB_RX I2CB_SCL OUTPUTXBAR4 PMBUSA_SCL SPIB_STE EQEP2_B LINB_RX EPWM3_B CLB_OUTPUTXBAR6 HIC_D12
GPIO16 SPIA_SIMO OUTPUTXBAR7 EPWM5_A SCIA_TX SD1_D1 EQEP1_STROBE PMBUSA_SCL XCLKOUT EQEP2_B SPIB_SOMI HIC_D1
GPIO17 SPIA_SOMI OUTPUTXBAR8 EPWM5_B SCIA_RX SD1_C1 EQEP1_INDEX PMBUSA_SDA CANA_TX HIC_D2
GPIO18 SPIA_CLK SCIB_TX CANA_RX EPWM6_A I2CA_SCL SD1_D2 EQEP2_A PMBUSA_CTL XCLKOUT LINB_TX FSITXA_TDM_CLK HIC_INT X2
GPIO19 SPIA_STE SCIB_RX CANA_TX EPWM6_B I2CA_SDA SD1_C2 EQEP2_B PMBUSA_ALERT CLB_OUTPUTXBAR1 LINB_RX FSITXA_TDM_D0 HIC_NBE0 X1
GPIO20 EQEP1_A SPIB_SIMO SD1_D3 MCAN_TX
GPIO21 EQEP1_B SPIB_SOMI SD1_C3 MCAN_RX
GPIO22 EQEP1_STROBE SCIB_TX SPIB_CLK SD1_D4 LINA_TX CLB_OUTPUTXBAR1 LINB_TX HIC_A5 EPWM4_A HIC_D13
GPIO23 EQEP1_INDEX SCIB_RX SPIB_STE SD1_C4 LINA_RX CLB_OUTPUTXBAR3 LINB_RX HIC_A3 EPWM4_B HIC_D11
GPIO24 OUTPUTXBAR1 EQEP2_A EPWM8_A SPIB_SIMO SD2_D1 LINB_TX PMBUSA_SCL SCIA_TX ERRORSTS HIC_D3
GPIO25 OUTPUTXBAR2 EQEP2_B EQEP1_A SPIB_SOMI SD2_C1 FSITXA_D1 PMBUSA_SDA SCIA_RX HIC_BASESEL0
GPIO26 OUTPUTXBAR3 EQEP2_INDEX OUTPUTXBAR3 SPIB_CLK SD2_D2 FSITXA_D0 PMBUSA_CTL I2CA_SDA HIC_D0 HIC_A1
GPIO27 OUTPUTXBAR4 EQEP2_STROBE OUTPUTXBAR4 SPIB_STE SD2_C2 FSITXA_CLK PMBUSA_ALERT I2CA_SCL HIC_D1 HIC_A4
GPIO28 SCIA_RX EPWM7_A OUTPUTXBAR5 EQEP1_A SD2_D3 EQEP2_STROBE LINA_TX SPIB_CLK ERRORSTS I2CB_SDA HIC_NOE
GPIO29 SCIA_TX EPWM7_B OUTPUTXBAR6 EQEP1_B SD2_C3 EQEP2_INDEX LINA_RX SPIB_STE ERRORSTS I2CB_SCL HIC_NCS AUXCLKIN
GPIO30 CANA_RX SPIB_SIMO OUTPUTXBAR7 EQEP1_STROBE SD2_D4 FSIRXA_CLK MCAN_RX EPWM1_A HIC_D8
GPIO31 CANA_TX SPIB_SOMI OUTPUTXBAR8 EQEP1_INDEX SD2_C4 FSIRXA_D1 MCAN_TX EPWM1_B HIC_D10
GPIO32 I2CA_SDA SPIB_CLK EPWM8_B LINA_TX SD1_D2 FSIRXA_D0 CANA_TX PMBUSA_SDA ADCSOCBO HIC_INT
GPIO33 I2CA_SCL SPIB_STE OUTPUTXBAR4 LINA_RX SD1_C2 FSIRXA_CLK CANA_RX EQEP2_B ADCSOCAO SD1_C1 HIC_D0
GPIO34 OUTPUTXBAR1 PMBUSA_SDA HIC_NBE1 I2CB_SDA HIC_D9
GPIO35 SCIA_RX I2CA_SDA CANA_RX PMBUSA_SCL LINA_RX EQEP1_A PMBUSA_CTL EPWM5_B SD2_C1 HIC_NWE TDI
GPIO37 OUTPUTXBAR2 I2CA_SCL SCIA_TX CANA_TX LINA_TX EQEP1_B PMBUSA_ALERT HIC_NRDY TDO
GPIO39 MCAN_RX FSIRXA_CLK EQEP2_INDEX CLB_OUTPUTXBAR2 SYNCOUT EQEP1_INDEX HIC_D7
GPIO40 SPIB_SIMO EPWM2_B PMBUSA_SDA FSIRXA_D0 SCIB_TX EQEP1_A LINB_TX HIC_NBE1 HIC_D5
GPIO41 EPWM2_A PMBUSA_SCL FSIRXA_D1 SCIB_RX EQEP1_B LINB_RX HIC_A4 SPIB_SOMI HIC_D12
GPIO42 LINA_RX OUTPUTXBAR5 PMBUSA_CTL I2CA_SDA EQEP1_STROBE CLB_OUTPUTXBAR3 HIC_D2 HIC_A6
GPIO43 OUTPUTXBAR6 PMBUSA_ALERT I2CA_SCL PMBUSA_ALERT EQEP1_INDEX CLB_OUTPUTXBAR4 SD2_D3 HIC_D3 HIC_A7
GPIO44 OUTPUTXBAR7 EQEP1_A PMBUSA_SDA FSITXA_CLK PMBUSA_CTL CLB_OUTPUTXBAR3 FSIRXA_D0 HIC_D7 LINB_TX HIC_D5
GPIO45 OUTPUTXBAR8 FSITXA_D0 PMBUSA_ALERT CLB_OUTPUTXBAR4 SD2_C3 HIC_D6
GPIO46 LINA_TX MCAN_TX FSITXA_D1 PMBUSA_SDA SD2_C4 HIC_NWE
GPIO47 LINA_RX MCAN_RX CLB_OUTPUTXBAR2 PMBUSA_SCL SD2_D4 FSITXA_TDM_CLK HIC_A6
GPIO48 OUTPUTXBAR3 CANA_TX SCIA_TX SD1_D1 PMBUSA_SDA HIC_A7
GPIO49 OUTPUTXBAR4 CANA_RX SCIA_RX SD1_C1 LINA_RX SD2_D1 FSITXA_D0 HIC_D2
GPIO50 EQEP1_A MCAN_TX SPIB_SIMO SD1_D2 I2CB_SDA SD2_D2 FSITXA_D1 HIC_D3
GPIO51 EQEP1_B MCAN_RX SPIB_SOMI SD1_C2 I2CB_SCL SD2_D3 FSITXA_CLK HIC_D6
GPIO52 EQEP1_STROBE CLB_OUTPUTXBAR5 SPIB_CLK SD1_D3 SYNCOUT SD2_D4 FSIRXA_D0 HIC_NWE
GPIO53 EQEP1_INDEX CLB_OUTPUTXBAR6 SPIB_STE SD1_C3 ADCSOCAO CANA_RX SD1_C1 FSIRXA_D1
GPIO54 SPIA_SIMO EQEP2_A OUTPUTXBAR2 SD1_D4 ADCSOCBO LINB_TX SD1_C2 FSIRXA_CLK FSITXA_TDM_D1
GPIO55 SPIA_SOMI EQEP2_B OUTPUTXBAR3 SD1_C4 ERRORSTS LINB_RX SD1_C3 HIC_A0
GPIO56 SPIA_CLK CLB_OUTPUTXBAR7 MCAN_TX EQEP2_STROBE SCIB_TX SD2_D1 SPIB_SIMO I2CA_SDA EQEP1_A SD1_C4 FSIRXA_D1 HIC_D6
GPIO57 SPIA_STE CLB_OUTPUTXBAR8 MCAN_RX EQEP2_INDEX SCIB_RX SD2_C1 SPIB_SOMI I2CA_SCL EQEP1_B FSIRXA_CLK HIC_D4
GPIO58 OUTPUTXBAR1 SPIB_CLK SD2_D2 LINA_TX CANA_TX EQEP1_STROBE SD2_C2 FSIRXA_D0 HIC_NRDY
GPIO59 OUTPUTXBAR2 SPIB_STE SD2_C2 LINA_RX CANA_RX EQEP1_INDEX SD2_C3 FSITXA_TDM_D1
GPIO60 MCAN_TX OUTPUTXBAR3 SPIB_SIMO SD2_D3 SD2_C4 HIC_A0
GPIO61 MCAN_RX OUTPUTXBAR4 SPIB_SOMI SD2_C3 CANA_RX
AIO224 SD2_D3 HIC_A3
AIO225 SD2_C2 HIC_NWE
AIO226 SD2_D4 HIC_A1
AIO227 SD1_C3 HIC_NBE0
AIO228 SD2_C1 HIC_A0
AIO229
AIO230 SD1_C4 HIC_BASESEL2
AIO231 SD1_C1 HIC_BASESEL1
AIO232 SD1_D4 HIC_BASESEL0
AIO233 SD2_D1 HIC_A4
AIO236
AIO237 SD1_D2 HIC_A6
AIO238 SD2_C3 HIC_NCS
AIO239 SD1_D1 HIC_A5
AIO240 SD2_C1 HIC_NBE1
AIO241 SD2_C1 HIC_NBE1
AIO242 SD2_D2 HIC_A2
AIO244 SD1_D3 HIC_A7
AIO245 SD1_C2 HIC_NOE
AIO247
AIO248
AIO249
AIO251
AIO252 SD2_C4
AIO253