JAJSJO1 データシート

6.13.3 A/D コンバータ (ADC)

ここで説明する ADC モジュールは、12 ビットの分解能を持つ逐次比較型 (SAR) ADC です。このセクションでは、コンバータのアナログ回路を「コア」と呼び、チャネル選択マルチプレクサ、サンプル / ホールド (S/H) 回路、逐次比較回路、電圧リファレンス回路、その他のアナログ・サポート回路が含まれています。コンバータのデジタル回路は「ラッパー」と呼ばれ、プログラム可能な変換、結果レジスタ、アナログ回路へのインターフェイス、ペリフェラル・バスへのインターフェイス、後処理回路、およびその他のオンチップ・モジュールへのインターフェイス用のロジックが含まれています。

各 ADC モジュールは、単一のサンプル / ホールド (S/H) 回路で構成されています。ADC モジュールは、同じチップ上で複数回複製された設計になっており、複数の ADC を同時にサンプリングすることも、独立して動作させることもできます。ADC ラッパーは、変換開始 (SOC) ベースで動作します (『TMS320F28003x リアルタイムマイクロコントローラテクニカルリファレンスマニュアル』の「A/D コンバータ (ADC)」の章にある「SOC の動作原理」セクションを参照)。

各 ADC には次のような特長があります。

12 ビットの分解能
VREFHI/VREFLO によって設定されるレシオメトリック外部リファレンス
2.5V または 3.3V の内部リファレンスを選択可能
シングルエンド信号モード
最大 16 チャネルの入力マルチプレクサ
16 本の構成可能な SOC
16 個の個別にアドレス指定可能な結果レジスタ
複数のトリガ・ソース
- ソフトウェアによる直接開始
- すべての ePWM：ADCSOC A または B
- GPIO XINT2
- CPU タイマ 0/1/2
- ADCINT1/2
4 つのフレキシブルな PIE 割り込み
バースト・モード・トリガ・オプション
4 つの後処理ブロック、それぞれに次の機能を搭載：
- 飽和オフセット較正
- 設定点からの誤差の計算
- 高、低、ゼロクロス比較、割り込みおよび ePWM トリップ機能付き
- トリガからサンプルまでの遅延キャプチャ

注: すべてのチャネルがすべての ADC からピンへ接続できるわけではありません。使用可能なチャネルを確認するには、「ピン構成および機能」セクションを参照してください。

図 6-42 に、ADC コアと ADC ラッパーのブロック図を示します。

図 6-42 ADC モジュールのブロック図

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）

サーマルパッド・メカニカル・データ

発注情報

6.13.3 A/D コンバータ (ADC)