JAJSE04G January   2017  – January 2023 TMS320F280040-Q1 , TMS320F280040C-Q1 , TMS320F280041 , TMS320F280041-Q1 , TMS320F280041C , TMS320F280041C-Q1 , TMS320F280045 , TMS320F280048-Q1 , TMS320F280048C-Q1 , TMS320F280049 , TMS320F280049-Q1 , TMS320F280049C , TMS320F280049C-Q1

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
    1. 3.1 機能ブロック図
  4. 4 改訂履歴
  5. 5 デバイスの比較
    1. 5.1 関連製品
  6. 6 ピン構成および機能
    1. 6.1 ピン配置図
    2. 6.2 ピン属性
    3. 6.3 信号の説明
      1. 6.3.1 アナログ信号
      2. 6.3.2 デジタル信号
      3. 6.3.3 電源およびグランド
      4. 6.3.4 テスト、JTAG、リセット
    4. 6.4 ピン多重化
      1. 6.4.1 GPIO 多重化ピン
      2. 6.4.2 ADCピンのデジタル入力 (AIO)
      3. 6.4.3 GPIO 入力クロスバー
      4. 6.4.4 GPIO 出力クロスバーおよび ePWM クロスバー
    5. 6.5 内部プルアップおよびプルダウン付きのピン
    6. 6.6 未使用ピンの接続
  7. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格 - 民生用
    3. 7.3  ESD 定格 - 車載用
    4. 7.4  推奨動作条件
    5. 7.5  消費電力の概略
      1. 7.5.1 システム消費電流 (外部電源)
      2. 7.5.2 システム消費電流 (内部 VREG)
      3. 7.5.3 システム消費電流 (DCDC)
      4. 7.5.4 動作モード・テストの説明
      5. 7.5.5 消費電流のグラフ
      6. 7.5.6 消費電流の低減
        1. 7.5.6.1 各ペリフェラルをディセーブルした場合の標準 IDD 電流低減 (100MHz SYSCLK 時)
    6. 7.6  電気的特性
    7. 7.7  熱抵抗特性
      1. 7.7.1 PZ パッケージ
      2. 7.7.2 PM パッケージ
      3. 7.7.3 RSH パッケージ
    8. 7.8  熱設計の検討事項
    9. 7.9  システム
      1. 7.9.1 パワー・マネージメント・モジュール (PMM)
        1. 7.9.1.1 概要
        2. 7.9.1.2 概要
          1. 7.9.1.2.1 電源レール監視
            1. 7.9.1.2.1.1 I/O POR (パワーオン・リセット) 監視
            2. 7.9.1.2.1.2 I/O BOR (ブラウンアウト・リセット) 監視
            3. 7.9.1.2.1.3 VDD POR (パワーオン・リセット) 監視
          2. 7.9.1.2.2 外部監視回路の使用
          3. 7.9.1.2.3 遅延ブロック
          4. 7.9.1.2.4 内部1.2V LDO 電圧レギュレータ (VREG)
          5. 7.9.1.2.5 VREGENZ
          6. 7.9.1.2.6 内部 1.2V スイッチング・レギュレータ (DC-DC)
            1. 7.9.1.2.6.1 PCBレイアウトとコンポーネントのガイドライン
        3. 7.9.1.3 外付け部品
          1. 7.9.1.3.1 デカップリング・コンデンサ
            1. 7.9.1.3.1.1 VDDIO デカップリング
            2. 7.9.1.3.1.2 VDD デカップリング
        4. 7.9.1.4 電源シーケンス
          1. 7.9.1.4.1 電源ピンの一括接続
          2. 7.9.1.4.2 信号ピンの電源シーケンス
          3. 7.9.1.4.3 電源ピンの電源シーケンス
            1. 7.9.1.4.3.1 外部 VREG/VDD モード・シーケンス
            2. 7.9.1.4.3.2 内部 VREG/VDD モード・シーケンス
            3. 7.9.1.4.3.3 電源シーケンスの概要と違反の影響
            4. 7.9.1.4.3.4 電源スルーレート
        5. 7.9.1.5 パワー・マネージメント・モジュールの電気的データおよびタイミング
          1. 7.9.1.5.1 パワー・マネージメント・モジュールの動作条件
          2. 7.9.1.5.2 パワー・マネージメント・モジュールの特性
          3.        電源電圧
      2. 7.9.2 リセット・タイミング
        1. 7.9.2.1 リセット・ソース
        2. 7.9.2.2 リセットの電気的データおよびタイミング
          1. 7.9.2.2.1 リセット (XRSn) のタイミング要件
          2. 7.9.2.2.2 リセット (XRSn) のスイッチング特性
          3. 7.9.2.2.3 リセットのタイミング図
      3. 7.9.3 クロック仕様
        1. 7.9.3.1 クロック・ソース
        2. 7.9.3.2 クロック周波数、要件、および特性
          1. 7.9.3.2.1 入力クロック周波数およびタイミング要件、PLL ロック時間
            1. 7.9.3.2.1.1 入力クロック周波数
            2. 7.9.3.2.1.2 水晶発振器の特性
            3. 7.9.3.2.1.3 X1 のタイミング要件
            4. 7.9.3.2.1.4 PLL ロック時間
          2. 7.9.3.2.2 内部クロック周波数
            1. 7.9.3.2.2.1 内部クロック周波数
          3. 7.9.3.2.3 出力クロックの周波数およびスイッチング特性
            1. 7.9.3.2.3.1 XCLKOUT のスイッチング特性
        3. 7.9.3.3 入力クロックおよび PLL
        4. 7.9.3.4 水晶 (XTAL) 発振回路
          1. 7.9.3.4.1 概要
          2. 7.9.3.4.2 概要
            1. 7.9.3.4.2.1 電気発振回路
              1. 7.9.3.4.2.1.1 動作モード
                1. 7.9.3.4.2.1.1.1 水晶動作モード
                2. 7.9.3.4.2.1.1.2 シングルエンド動作モード
              2. 7.9.3.4.2.1.2 XCLKOUT での XTAL 出力
            2. 7.9.3.4.2.2 水晶振動子
            3. 7.9.3.4.2.3 GPIO 動作モード
          3. 7.9.3.4.3 機能動作
            1. 7.9.3.4.3.1 ESR – 等価直列抵抗
            2. 7.9.3.4.3.2 Rneg – 負性抵抗
            3. 7.9.3.4.3.3 起動時間
            4. 7.9.3.4.3.4 DL – 励振レベル
          4. 7.9.3.4.4 水晶振動子の選択方法
          5. 7.9.3.4.5 テスト
          6. 7.9.3.4.6 一般的な問題とデバッグのヒント
          7. 7.9.3.4.7 水晶発振回路の仕様
            1. 7.9.3.4.7.1 水晶発振器のパラメータ
            2. 7.9.3.4.7.2 水晶振動子の等価直列抵抗 (ESR) 要件
            3. 7.9.3.4.7.3 水晶発振器の電気的特性
        5. 7.9.3.5 内部発振器
          1. 7.9.3.5.1 INTOSC の特性
      4. 7.9.4 フラッシュ・パラメータ
      5. 7.9.5 エミュレーション / JTAG
        1. 7.9.5.1 JTAG の電気的データおよびタイミング
          1. 7.9.5.1.1 JTAG のタイミング要件
          2. 7.9.5.1.2 JTAG のスイッチング特性
          3. 7.9.5.1.3 JTAG のタイミング条件
        2. 7.9.5.2 cJTAG の電気的データおよびタイミング
          1. 7.9.5.2.1 cJTAG のタイミング要件
          2. 7.9.5.2.2 cJTAG のスイッチング特性
          3. 7.9.5.2.3 cJTAG のタイミング図
      6. 7.9.6 GPIO の電気的データおよびタイミング
        1. 7.9.6.1 GPIO - 出力タイミング
          1. 7.9.6.1.1 汎用出力のスイッチング特性
        2. 7.9.6.2 GPIO - 入力タイミング
          1. 7.9.6.2.1 汎用入力のタイミング要件
        3. 7.9.6.3 入力信号のサンプリング・ウィンドウ幅
      7. 7.9.7 割り込み
        1. 7.9.7.1 外部割り込み (XINT) の電気的データおよびタイミング
          1. 7.9.7.1.1 外部割り込みのタイミング要件
          2. 7.9.7.1.2 外部割り込みのスイッチング特性
          3. 7.9.7.1.3 割り込みのタイミング図
      8. 7.9.8 低消費電力モード
        1. 7.9.8.1 クロック・ゲーティング低消費電力モード
        2. 7.9.8.2 低消費電力モードのウェークアップ・タイミング
          1. 7.9.8.2.1 アイドル・モードのタイミング要件
          2. 7.9.8.2.2 IDLE モードのスイッチング特性
          3. 7.9.8.2.3 アイドル・モードのタイミング図
          4. 7.9.8.2.4 ホールト・モードのタイミング要件
          5. 7.9.8.2.5 ホールト・モードのスイッチング特性
          6. 7.9.8.2.6 ホールト・モードのタイミング図
    10. 7.10 アナログ・ペリフェラル
      1. 7.10.1 A/D コンバータ (ADC)
        1. 7.10.1.1 結果レジスタのマッピング
        2. 7.10.1.2 ADC の構成可能性
          1. 7.10.1.2.1 信号モード
        3. 7.10.1.3 ADC の電気的データおよびタイミング
          1. 7.10.1.3.1 ADC の動作条件
          2. 7.10.1.3.2 ADC の特性
          3. 7.10.1.3.3 ADC 入力モデル
          4. 7.10.1.3.4 ADC のタイミング図
      2. 7.10.2 プログラマブル・ゲイン・アンプ (PGA)
        1. 7.10.2.1 PGA の電気的データおよびタイミング
          1. 7.10.2.1.1 PGA の動作条件
          2. 7.10.2.1.2 PGAの特性
          3. 7.10.2.1.3 PGA の代表的特性グラフ
      3. 7.10.3 温度センサ
        1. 7.10.3.1 温度センサの電気的データおよびタイミング
          1. 7.10.3.1.1 温度センサの特性
      4. 7.10.4 バッファ付き D/A コンバータ (DAC)
        1. 7.10.4.1 バッファ付き DAC の電気的データおよびタイミング
          1. 7.10.4.1.1 バッファ付き DAC の動作条件
          2. 7.10.4.1.2 バッファ付き DAC の電気的特性
          3. 7.10.4.1.3 バッファ付き DAC の説明グラフ
          4. 7.10.4.1.4 バッファ付きDACの代表的特性グラフ
      5. 7.10.5 コンパレータ・サブシステム (CMPSS)
        1. 7.10.5.1 CMPSS の電気的データおよびタイミング
          1. 7.10.5.1.1 コンパレータの電気的特性
          2. 7.10.5.1.2 CMPSS DAC の静的電気特性
          3. 7.10.5.1.3 CMPSS の説明用グラフ
    11. 7.11 制御ペリフェラル
      1. 7.11.1 拡張キャプチャ (eCAP)
        1. 7.11.1.1 eCAP の電気的データおよびタイミング
          1. 7.11.1.1.1 eCAP のタイミング要件
          2. 7.11.1.1.2 eCAP のスイッチング特性
      2. 7.11.2 高分解能キャプチャ・サブモジュール (HRCAP6–HRCAP7)
        1. 7.11.2.1 HRCAP の電気的データおよびタイミング
          1. 7.11.2.1.1 HRCAP のスイッチング特性
      3. 7.11.3 拡張パルス幅変調器 (ePWM)
        1. 7.11.3.1 制御ペリフェラルの同期
        2. 7.11.3.2 ePWM の電気的データおよびタイミング
          1. 7.11.3.2.1 ePWM のタイミング要件
          2. 7.11.3.2.2 ePWM のスイッチング特性
          3. 7.11.3.2.3 トリップ・ゾーン入力のタイミング
            1. 7.11.3.2.3.1 トリップ・ゾーン入力のタイミング要件
        3. 7.11.3.3 外部 ADC 変換開始の電気的データおよびタイミング
          1. 7.11.3.3.1 外部 ADC 変換開始のスイッチング特性
      4. 7.11.4 高分解能パルス幅変調器 (HRPWM)
        1. 7.11.4.1 HRPWM の電気的データおよびタイミング
          1. 7.11.4.1.1 高分解能 PWM の特性
      5. 7.11.5 拡張直交エンコーダ・パルス (eQEP)
        1. 7.11.5.1 eQEP の電気的データおよびタイミング
          1. 7.11.5.1.1 eQEP のタイミング要件
          2. 7.11.5.1.2 eQEP のスイッチング特性
      6. 7.11.6 シグマ-デルタ・フィルタ・モジュール (SDFM)
        1. 7.11.6.1 SDFM の電気的データおよびタイミング
          1. 7.11.6.1.1 非同期 GPIO (ASYNC) オプション使用時の SDFM のタイミング要件
          2. 7.11.6.1.2 SDFM のタイミング図
        2. 7.11.6.2 SDFM の電気的データおよびタイミング (同期 GPIO)
          1. 7.11.6.2.1 同期 GPIO (SYNC) オプション使用時の SDFM のタイミング要件
    12. 7.12 通信ペリフェラル
      1. 7.12.1 CAN (Controller Area Network)
      2. 7.12.2 I2C (Inter-Integrated Circuit)
        1. 7.12.2.1 I2C の電気的データおよびタイミング
          1. 7.12.2.1.1 I2C のタイミング要件
          2. 7.12.2.1.2 I2C のスイッチング特性
          3. 7.12.2.1.3 I2C のタイミング図
      3. 7.12.3 PMBus (Power-Management Bus) インターフェイス
        1. 7.12.3.1 PMBus の電気的データおよびタイミング
          1. 7.12.3.1.1 PMBus の電気的特性
          2. 7.12.3.1.2 PMBus ファースト・モードのスイッチング特性
          3. 7.12.3.1.3 PMBus 標準モードのスイッチング特性
      4. 7.12.4 シリアル通信インターフェイス (SCI)
      5. 7.12.5 シリアル・ペリフェラル・インターフェイス (SPI)
        1. 7.12.5.1 SPI の電気的データおよびタイミング
          1. 7.12.5.1.1 非高速マスタ・モードのタイミング
            1. 7.12.5.1.1.1 SPI マスタ・モードのスイッチング特性 (クロック位相 = 0)
            2. 7.12.5.1.1.2 SPI マスタ・モードのスイッチング特性 (クロック位相 = 1)
            3. 7.12.5.1.1.3 SPI マスタ・モードのタイミング要件
          2. 7.12.5.1.2 非高速スレーブ・モードのタイミング
            1. 7.12.5.1.2.1 SPI スレーブ・モードのスイッチング特性
            2. 7.12.5.1.2.2 SPI スレーブ・モードのタイミング要件
          3. 7.12.5.1.3 高速マスタ・モードのタイミング
            1. 7.12.5.1.3.1 SPI 高速マスタ・モードのスイッチング特性 (クロック位相 = 0)
            2. 7.12.5.1.3.2 SPI 高速マスタ・モードのスイッチング特性 (クロック位相 = 1)
            3. 7.12.5.1.3.3 SPI 高速マスタ・モードのタイミング要件
          4. 7.12.5.1.4 高速スレーブ・モードのタイミング
            1. 7.12.5.1.4.1 SPI 高速スレーブ・モードのスイッチング特性
            2. 7.12.5.1.4.2 SPI 高速スレーブ・モードのタイミング要件
      6. 7.12.6 LIN (Local Interconnect Network)
      7. 7.12.7 高速シリアル・インターフェイス (FSI)
        1. 7.12.7.1 FSI トランスミッタ
          1. 7.12.7.1.1 FSITX の電気的データおよびタイミング
            1. 7.12.7.1.1.1 FSITX のスイッチング特性
        2. 7.12.7.2 FSI レシーバ
          1. 7.12.7.2.1 FSIRX の電気的データおよびタイミング
            1. 7.12.7.2.1.1 FSIRX のスイッチング特性
            2. 7.12.7.2.1.2 FSIRX のタイミング要件
        3. 7.12.7.3 FSI SPI 互換モード
          1. 7.12.7.3.1 FSITX SPI 信号モードの電気的データおよびタイミング
            1. 7.12.7.3.1.1 FSITX SPI 信号モードのスイッチング特性
  8. 8 詳細説明
    1. 8.1  概要
    2. 8.2  機能ブロック図
    3. 8.3  メモリ
      1. 8.3.1 C28x メモリ・マップ
      2. 8.3.2 制御補償器アクセラレータ (CLA) ROM メモリ・マップ
      3. 8.3.3 フラッシュ・メモリ・マップ
      4. 8.3.4 ペリフェラル・レジスタのメモリ・マップ
      5. 8.3.5 メモリ・タイプ
        1. 8.3.5.1 専用RAM (Mx RAM)
        2. 8.3.5.2 ローカル共有 RAM (LSx RAM)
        3. 8.3.5.3 グローバル共有 RAM (GSx RAM)
        4. 8.3.5.4 CLA メッセージ RAM (CLA MSGRAM)
    4. 8.4  識別
    5. 8.5  バス・アーキテクチャ – ペリフェラル・コネクティビティ
    6. 8.6  C28x プロセッサ
      1. 8.6.1 組み込みリアルタイム解析および診断 (ERAD)
      2. 8.6.2 浮動小数点演算ユニット (FPU)
      3. 8.6.3 三角関数演算ユニット (TMU)
      4. 8.6.4 ビタビ、複素演算、CRC ユニット (VCU-I)
    7. 8.7  制御補償器アクセラレータ (CLA)
    8. 8.8  ダイレクト・メモリ・アクセス (DMA)
    9. 8.9  ブート ROM およびペリフェラル・ブート
      1. 8.9.1 代替ブート・モード選択ピンの構成
      2. 8.9.2 代替ブート・モード・オプションの構成
      3. 8.9.3 GPIO の割り当て
    10. 8.10 デュアル・コード・セキュリティ・モジュール
    11. 8.11 ウォッチドッグ
    12. 8.12 構成可能ロジック・ブロック (CLB)
    13. 8.13 機能安全
  9. 9 アプリケーション、実装、およびレイアウト
    1. 9.1 デバイスの主な特長
    2. 9.2 アプリケーション情報
      1. 9.2.1 代表的なアプリケーション
        1. 9.2.1.1 サーバー・テレコム電源ユニット (PSU)
          1. 9.2.1.1.1 システム・ブロック図
          2. 9.2.1.1.2 サーバーおよびテレコム PSU (電源) のリソース
        2. 9.2.1.2 単相オンライン UPS
          1. 9.2.1.2.1 システム・ブロック図
          2. 9.2.1.2.2 単相オンライン UPS のリソース
        3. 9.2.1.3 ソーラー・マイクロ・インバータ
          1. 9.2.1.3.1 システム・ブロック図
          2. 9.2.1.3.2 ソーラー・マイクロ・インバータのリソース
        4. 9.2.1.4 EV 充電ステーション向けパワー・モジュール
          1. 9.2.1.4.1 システム・ブロック図
          2. 9.2.1.4.2 EV 充電ステーション向けパワー・モジュール資料
        5. 9.2.1.5 サーボ・ドライブ制御モジュール
          1. 9.2.1.5.1 システム・ブロック図
          2. 9.2.1.5.2 サーボ・ドライブ制御モジュールのリソース
  10. 10デバイスおよびドキュメントのサポート
    1. 10.1 デバイスおよび開発ツールの命名規則
    2. 10.2 マーキング
    3. 10.3 ツールとソフトウェア
    4. 10.4 ドキュメントのサポート
    5. 10.5 サポート・リソース
    6. 10.6 商標
    7. 10.7 静電気放電に関する注意事項
    8. 10.8 用語集
  11. 11メカニカル、パッケージ、および注文に関する情報
    1. 11.1 パッケージ情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

9.1 デバイスの主な特長

表 9-1 デバイスの主な特長
モジュール 機能 システムの利点
処理
リアルタイム制御 CPU

最大 200MIPS

C28x：100MIPS

CLA：100MIPS

フラッシュ：最大 256KB

RAM：最大 100KB

32 ビット浮動小数点ユニット (FPU32)

三角関数演算ユニット (TMU)

ビタビ複素演算ユニット (VCU)

TI の 32 ビット C28x DSP コアは、オンチップ・フラッシュまたは SRAM から実行される浮動小数点または固定小数点コードに対して 100MHz の信号処理能力があります。

オンチップ・フラッシュまたは SRAM から実行される浮動小数点または固定小数点コードに対して 100MHz の信号処理能力があります。

FPU32：IEEE 754 単精度浮動小数点演算のネイティブ・ハードウェア・サポート

TMU：制御アプリケーション向けに最適化された迅速な計算 (たとえば PLL や DQ 変換) のために、三角関数と算術演算の実行を高速化するために使用されるアクセラレータ。制御ループの高速化を実現し、効率の向上と部品サイズの小型化に貢献します。

非線形 PID 制御アルゴリズムをサポートするための特別な命令

VCU： エンコード・アプリケーションで一般的に使用される複素数演算のレイテンシを短縮できます。

C2000™ 制御 MCU の最適化されたシグナル・チェーンを紹介するリアルタイム・ベンチマーク
センシング
A/D コンバータ (ADC) (12 ビット)

最大 3 つの ADC モジュール

3.45MSPS

最大 21 チャネル

ADC は 3 相すべての電流と DC バスをジッタ 0 で高精度かつ同時にサンプリング。

ADC 後処理 - オンチップ・ハードウェアにより、ADC の ISR (割り込みサービス・ルーチン) の複雑さを緩和し、電流ループのサイクルを短縮。

マルチフェーズ・アプリケーションでは、多くの ADC が役に立ちます。より効果的な MSPS (オーバーサンプリング) と標準的な ENOB を提供し、制御ループの性能を向上します。
コンパレータ・サブシステム (CMPSS) CMPSS

2 つのウィンドウ付きコンパレータ

デュアル 12 ビット DAC

DAC ランプ生成

外部ピンの低 DAC 出力

デジタル・フィルタ

検出からトリップまでの時間は 60ns

スロープ補償

誤検出によるアラームを防止するシステム保護機能：

コンパレータ・サブシステム (CMPSS) モジュールは、ピーク電流モード制御、スイッチング電源、力率改善、電圧トリップ監視などのアプリケーションに役立ちます。

アナログ・コンパレータ・サブシステムに搭載されているブランキング・ウィンドウとフィルタリング機能により、PWM トリップのトリガと不要なノイズの除去が簡単になります。

制御精度の向上を実現します。コンパレータと 12 ビット DAC (CMPSS) を使用して PWM を制御するために、CPU をさらに構成する必要はありません。

同じピンを使用して保護と制御を実現します。
拡張直交エンコーダ・パルス (eQEP) 2 つの eQEP モジュール リニアまたはロータリ・インクリメンタル・エンコーダとの直接インターフェイスに使って、高性能動作および位置制御システムに使用される回転機械から位置、方向、速度などの情報を入手できます。また、外部デバイス (センサなど) からの入力パルスをカウントする、その他のアプリケーションでも使用できます。
拡張キャプチャ (eCAP) / 高分解能拡張キャプチャ (HRCAP)

7 つの eCAP モジュール (2 つは HRCAP 機能付き)

イベント間の経過時間を測定します (最大 4 つのタイムスタンプ付きイベント)。

入力クロスバー経由で任意の GPIO に接続します。

キャプチャ・モードで使用しない場合、eCAP モジュールを単一チャネル PWM 出力 (APWM) として構成可能

eCAP の用途は以下のとおりです。

回転機械の速度測定 (たとえば、歯付きスプロケットをホール・センサで検知)

位置センサ・パルス間の経過時間測定

パルス列信号の周期およびデューティ・サイクル測定

デューティ・サイクル符号化電流 / 電圧センサから得られた電流または電圧振幅の復号

2 つの HRCAP チャネル

300ps の標準分解能で外部パルスの幅を測定する機能を提供します。

HRCAP の用途は以下のとおりです。

パルス・トレイン・サイクルの周期とデューティ・サイクルを高分解能で測定

速度の瞬時値測定

周波数の瞬時値測定

絶縁境界にまたがる電圧測定

距離 / ソナーの測定とスキャン

流量測定

静電容量式タッチ・アプリケーション
アクチュエータ駆動
拡張パルス幅変調 (ePWM) / 高分解能パルス幅変調 (HRPWM)

最大 16 個の ePWM チャネル

デッドバンド付きのハイサイド / ローサイド PWM を生成する能力

バレー・スイッチング (バレー・ポイントで PWM 出力を切り替える機能) とブランキング・ウィンドウなどの機能をサポート

最高のパワー・トポロジに対応する、フレキシブルな PWM 波形生成。

シャドウ・デッドバンドおよびシャドウ・アクション検証機能により、適応型 PWM の生成と保護が可能になり、制御精度の向上と電力損失の低減を実現できます。

力率改善 (PFC) アプリケーションに特に関係の深い、力率 (PF) と全高調波歪 (THD) の改善を可能にします。軽負荷時の効率向上

HRPWM 機能：

16 のチャネルすべてが高分解能 (150ps) を実現

デューティ・サイクル、周期、デッドバンド、位相オフセットに対して150ps のステップを備えており、99% の精度向上を実現します

高精度の制御に役立ち、高い周波数での電力変換の性能向上を実現します。

よりクリーンな波形を実現し、出力の発振 / リミット・サイクルを回避します。

ワンショット・リロードおよびグローバル・リロード機能

可変周波数およびマルチフェーズの DC-DC アプリケーションに不可欠であり、高い周波数の制御ループ (2MHz 超) の達成に役立ちます。

高い周波数でのインターリーブ LLC トポロジの制御を可能にします

サイクルごと (CBC) のトリップ・イベントおよびワンショット・トリップ (OST) のトリップ・イベントに対して独立した PWM 動作

 フォルト状態時に、サイクルごとの保護と完全な PWM シャットオフを実現します。マルチフェーズ PFC または DC-DC 制御の実装に役立ちます。
SYNC でのロード (SYNC イベントでのシャドウからアクティブへのロードをサポート) 可変周波数アプリケーションを実現 (電力変換で LLC 制御が可能)。
ソフトウェアの介在なし (ISR：割り込みサービス・ルーチンの待ち時間なし) で PWM をシャットダウン可能 障害発生時の高速な保護
遅延トリップ機能 ピーク電流モード制御 (PCMC) 位相シフト・フル・ブリッジ (PSFB) DC-DC によるデッドバンドの実装を容易にし、(コンパレータ、トリップ、または SYNC 入力によるトリガ・イベントでも) 多くの CPU リソースを占有しません。
デッドバンド・ジェネレータ (DB) サブモジュール プログラマブル遅延を立ち上がり (RED) および立ち下がり (FED) PWM 信号エッジに追加することで、ハイサイドおよびローサイド・ゲートの同時オン状態を防止します。
フレキシブルな PWM 位相の関係とタイマの同期 各 ePWM モジュールは、他の ePWM モジュールや他のペリフェラルと同期させることができます。PWM エッジを互いに同期させたり、特定のイベントと同期させたりします。

パワー・デバイスのスイッチングと同期して、特定のサンプリング・ウィンドウを使用するフレキシブルな ADC スケジューリングをサポートします。
コネクティビティ
シリアル・ペリフェラル・インターフェイス (SPI) 2 つの高速 SPI ポート 25MHz をサポート
シリアル通信インターフェイス (SCI) 2 つの SCI (UART) モジュール コントローラとのインターフェイス
LIN (Local Interconnect Network) 1 つの LIN コントローラ・エリア・ネットワーク (CAN) の帯域幅とフォルト・トレランスが不要な場合に、低コストのソリューションを提供します。

他のコントローラと通信するための SCI としても使用できます。
CAN (Controller Area Network) / DCAN 1 つの DCAN モジュール Classic CAN モジュールとの互換性を提供
I2C (Inter-Integrated Circuit) 1 つの I2C モジュール 外部 EEPROM、センサ、またはコントローラとのインターフェイス
PMBus (Power-Management Bus)

1 つの PMBus モジュール

SMI フォーラム PMBus 仕様 (Part I v1.0 および Part II v1.1) 準拠

 ハードウェア・ベースのシームレスなホスト通信
高速シリアル・インターフェイス (FSI) (トランスミッタおよびレシーバ付き)

1 つの FSI トランスミッタと 1 つの FSI レシーバ

信頼性の高い高速通信に対応できるシリアル通信ペリフェラル

絶縁デバイス間の通信 (最大100MHz)

 高速シリアル・インターフェイス (FSI) は、最大 100Mbps であり、絶縁境界をまたぐ場合であっても、ピン数の少ない高速通信に役立ちます。
他のシステムの特長
セキュリティ・エンハンサ

デュアル・ゾーン・コード・セキュリティ・モジュール (DCSM)

ウォッチドッグ

レジスタへの書き込み保護

クロック消失検出ロジック (MCD)

誤り訂正符号 (ECC) およびパリティ

DCSM：社外秘コードの複製やリバース・エンジニアリングを防止します

ウォッチドッグ：CPU が無限ループに陥った場合にリセットを生成

レジスタへの書き込み保護：

システム構成レジスタのロック保護

不要な CPU 書き込みに対する保護

MCD：クロック故障の自動検出

ECC およびパリティ：シングル・ビットの誤り訂正とダブル・ビットの誤り検出
クロスバー (XBAR)

さまざまな構成でデバイスの入力、出力、内部リソースを接続できるフレキシビリティを実現します。

• 入力クロスバー

• 出力クロスバー

• ePWM クロスバー

• CLB クロスバー

ハードウェア設計の汎用性を向上：

入力クロスバー：任意の GPIO からチップ内の複数の IP ブロックに信号を接続

出力クロスバー：内部信号を指定された GPIO ピンに接続

ePWM クロスバー：内部信号をさまざまな IP ブロックから ePWM に接続

CLB クロスバー：ユーザーがさまざまな IP ブロックから CLB に信号を接続できるようにします