JAJSE04G January   2017  – January 2023 TMS320F280040-Q1 , TMS320F280040C-Q1 , TMS320F280041 , TMS320F280041-Q1 , TMS320F280041C , TMS320F280041C-Q1 , TMS320F280045 , TMS320F280048-Q1 , TMS320F280048C-Q1 , TMS320F280049 , TMS320F280049-Q1 , TMS320F280049C , TMS320F280049C-Q1

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
    1. 3.1 機能ブロック図
  4. 4 改訂履歴
  5. 5 デバイスの比較
    1. 5.1 関連製品
  6. 6 ピン構成および機能
    1. 6.1 ピン配置図
    2. 6.2 ピン属性
    3. 6.3 信号の説明
      1. 6.3.1 アナログ信号
      2. 6.3.2 デジタル信号
      3. 6.3.3 電源およびグランド
      4. 6.3.4 テスト、JTAG、リセット
    4. 6.4 ピン多重化
      1. 6.4.1 GPIO 多重化ピン
      2. 6.4.2 ADCピンのデジタル入力 (AIO)
      3. 6.4.3 GPIO 入力クロスバー
      4. 6.4.4 GPIO 出力クロスバーおよび ePWM クロスバー
    5. 6.5 内部プルアップおよびプルダウン付きのピン
    6. 6.6 未使用ピンの接続
  7. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格 - 民生用
    3. 7.3  ESD 定格 - 車載用
    4. 7.4  推奨動作条件
    5. 7.5  消費電力の概略
      1. 7.5.1 システム消費電流 (外部電源)
      2. 7.5.2 システム消費電流 (内部 VREG)
      3. 7.5.3 システム消費電流 (DCDC)
      4. 7.5.4 動作モード・テストの説明
      5. 7.5.5 消費電流のグラフ
      6. 7.5.6 消費電流の低減
        1. 7.5.6.1 各ペリフェラルをディセーブルした場合の標準 IDD 電流低減 (100MHz SYSCLK 時)
    6. 7.6  電気的特性
    7. 7.7  熱抵抗特性
      1. 7.7.1 PZ パッケージ
      2. 7.7.2 PM パッケージ
      3. 7.7.3 RSH パッケージ
    8. 7.8  熱設計の検討事項
    9. 7.9  システム
      1. 7.9.1 パワー・マネージメント・モジュール (PMM)
        1. 7.9.1.1 概要
        2. 7.9.1.2 概要
          1. 7.9.1.2.1 電源レール監視
            1. 7.9.1.2.1.1 I/O POR (パワーオン・リセット) 監視
            2. 7.9.1.2.1.2 I/O BOR (ブラウンアウト・リセット) 監視
            3. 7.9.1.2.1.3 VDD POR (パワーオン・リセット) 監視
          2. 7.9.1.2.2 外部監視回路の使用
          3. 7.9.1.2.3 遅延ブロック
          4. 7.9.1.2.4 内部1.2V LDO 電圧レギュレータ (VREG)
          5. 7.9.1.2.5 VREGENZ
          6. 7.9.1.2.6 内部 1.2V スイッチング・レギュレータ (DC-DC)
            1. 7.9.1.2.6.1 PCBレイアウトとコンポーネントのガイドライン
        3. 7.9.1.3 外付け部品
          1. 7.9.1.3.1 デカップリング・コンデンサ
            1. 7.9.1.3.1.1 VDDIO デカップリング
            2. 7.9.1.3.1.2 VDD デカップリング
        4. 7.9.1.4 電源シーケンス
          1. 7.9.1.4.1 電源ピンの一括接続
          2. 7.9.1.4.2 信号ピンの電源シーケンス
          3. 7.9.1.4.3 電源ピンの電源シーケンス
            1. 7.9.1.4.3.1 外部 VREG/VDD モード・シーケンス
            2. 7.9.1.4.3.2 内部 VREG/VDD モード・シーケンス
            3. 7.9.1.4.3.3 電源シーケンスの概要と違反の影響
            4. 7.9.1.4.3.4 電源スルーレート
        5. 7.9.1.5 パワー・マネージメント・モジュールの電気的データおよびタイミング
          1. 7.9.1.5.1 パワー・マネージメント・モジュールの動作条件
          2. 7.9.1.5.2 パワー・マネージメント・モジュールの特性
          3.        電源電圧
      2. 7.9.2 リセット・タイミング
        1. 7.9.2.1 リセット・ソース
        2. 7.9.2.2 リセットの電気的データおよびタイミング
          1. 7.9.2.2.1 リセット (XRSn) のタイミング要件
          2. 7.9.2.2.2 リセット (XRSn) のスイッチング特性
          3. 7.9.2.2.3 リセットのタイミング図
      3. 7.9.3 クロック仕様
        1. 7.9.3.1 クロック・ソース
        2. 7.9.3.2 クロック周波数、要件、および特性
          1. 7.9.3.2.1 入力クロック周波数およびタイミング要件、PLL ロック時間
            1. 7.9.3.2.1.1 入力クロック周波数
            2. 7.9.3.2.1.2 水晶発振器の特性
            3. 7.9.3.2.1.3 X1 のタイミング要件
            4. 7.9.3.2.1.4 PLL ロック時間
          2. 7.9.3.2.2 内部クロック周波数
            1. 7.9.3.2.2.1 内部クロック周波数
          3. 7.9.3.2.3 出力クロックの周波数およびスイッチング特性
            1. 7.9.3.2.3.1 XCLKOUT のスイッチング特性
        3. 7.9.3.3 入力クロックおよび PLL
        4. 7.9.3.4 水晶 (XTAL) 発振回路
          1. 7.9.3.4.1 概要
          2. 7.9.3.4.2 概要
            1. 7.9.3.4.2.1 電気発振回路
              1. 7.9.3.4.2.1.1 動作モード
                1. 7.9.3.4.2.1.1.1 水晶動作モード
                2. 7.9.3.4.2.1.1.2 シングルエンド動作モード
              2. 7.9.3.4.2.1.2 XCLKOUT での XTAL 出力
            2. 7.9.3.4.2.2 水晶振動子
            3. 7.9.3.4.2.3 GPIO 動作モード
          3. 7.9.3.4.3 機能動作
            1. 7.9.3.4.3.1 ESR – 等価直列抵抗
            2. 7.9.3.4.3.2 Rneg – 負性抵抗
            3. 7.9.3.4.3.3 起動時間
            4. 7.9.3.4.3.4 DL – 励振レベル
          4. 7.9.3.4.4 水晶振動子の選択方法
          5. 7.9.3.4.5 テスト
          6. 7.9.3.4.6 一般的な問題とデバッグのヒント
          7. 7.9.3.4.7 水晶発振回路の仕様
            1. 7.9.3.4.7.1 水晶発振器のパラメータ
            2. 7.9.3.4.7.2 水晶振動子の等価直列抵抗 (ESR) 要件
            3. 7.9.3.4.7.3 水晶発振器の電気的特性
        5. 7.9.3.5 内部発振器
          1. 7.9.3.5.1 INTOSC の特性
      4. 7.9.4 フラッシュ・パラメータ
      5. 7.9.5 エミュレーション / JTAG
        1. 7.9.5.1 JTAG の電気的データおよびタイミング
          1. 7.9.5.1.1 JTAG のタイミング要件
          2. 7.9.5.1.2 JTAG のスイッチング特性
          3. 7.9.5.1.3 JTAG のタイミング条件
        2. 7.9.5.2 cJTAG の電気的データおよびタイミング
          1. 7.9.5.2.1 cJTAG のタイミング要件
          2. 7.9.5.2.2 cJTAG のスイッチング特性
          3. 7.9.5.2.3 cJTAG のタイミング図
      6. 7.9.6 GPIO の電気的データおよびタイミング
        1. 7.9.6.1 GPIO - 出力タイミング
          1. 7.9.6.1.1 汎用出力のスイッチング特性
        2. 7.9.6.2 GPIO - 入力タイミング
          1. 7.9.6.2.1 汎用入力のタイミング要件
        3. 7.9.6.3 入力信号のサンプリング・ウィンドウ幅
      7. 7.9.7 割り込み
        1. 7.9.7.1 外部割り込み (XINT) の電気的データおよびタイミング
          1. 7.9.7.1.1 外部割り込みのタイミング要件
          2. 7.9.7.1.2 外部割り込みのスイッチング特性
          3. 7.9.7.1.3 割り込みのタイミング図
      8. 7.9.8 低消費電力モード
        1. 7.9.8.1 クロック・ゲーティング低消費電力モード
        2. 7.9.8.2 低消費電力モードのウェークアップ・タイミング
          1. 7.9.8.2.1 アイドル・モードのタイミング要件
          2. 7.9.8.2.2 IDLE モードのスイッチング特性
          3. 7.9.8.2.3 アイドル・モードのタイミング図
          4. 7.9.8.2.4 ホールト・モードのタイミング要件
          5. 7.9.8.2.5 ホールト・モードのスイッチング特性
          6. 7.9.8.2.6 ホールト・モードのタイミング図
    10. 7.10 アナログ・ペリフェラル
      1. 7.10.1 A/D コンバータ (ADC)
        1. 7.10.1.1 結果レジスタのマッピング
        2. 7.10.1.2 ADC の構成可能性
          1. 7.10.1.2.1 信号モード
        3. 7.10.1.3 ADC の電気的データおよびタイミング
          1. 7.10.1.3.1 ADC の動作条件
          2. 7.10.1.3.2 ADC の特性
          3. 7.10.1.3.3 ADC 入力モデル
          4. 7.10.1.3.4 ADC のタイミング図
      2. 7.10.2 プログラマブル・ゲイン・アンプ (PGA)
        1. 7.10.2.1 PGA の電気的データおよびタイミング
          1. 7.10.2.1.1 PGA の動作条件
          2. 7.10.2.1.2 PGAの特性
          3. 7.10.2.1.3 PGA の代表的特性グラフ
      3. 7.10.3 温度センサ
        1. 7.10.3.1 温度センサの電気的データおよびタイミング
          1. 7.10.3.1.1 温度センサの特性
      4. 7.10.4 バッファ付き D/A コンバータ (DAC)
        1. 7.10.4.1 バッファ付き DAC の電気的データおよびタイミング
          1. 7.10.4.1.1 バッファ付き DAC の動作条件
          2. 7.10.4.1.2 バッファ付き DAC の電気的特性
          3. 7.10.4.1.3 バッファ付き DAC の説明グラフ
          4. 7.10.4.1.4 バッファ付きDACの代表的特性グラフ
      5. 7.10.5 コンパレータ・サブシステム (CMPSS)
        1. 7.10.5.1 CMPSS の電気的データおよびタイミング
          1. 7.10.5.1.1 コンパレータの電気的特性
          2. 7.10.5.1.2 CMPSS DAC の静的電気特性
          3. 7.10.5.1.3 CMPSS の説明用グラフ
    11. 7.11 制御ペリフェラル
      1. 7.11.1 拡張キャプチャ (eCAP)
        1. 7.11.1.1 eCAP の電気的データおよびタイミング
          1. 7.11.1.1.1 eCAP のタイミング要件
          2. 7.11.1.1.2 eCAP のスイッチング特性
      2. 7.11.2 高分解能キャプチャ・サブモジュール (HRCAP6–HRCAP7)
        1. 7.11.2.1 HRCAP の電気的データおよびタイミング
          1. 7.11.2.1.1 HRCAP のスイッチング特性
      3. 7.11.3 拡張パルス幅変調器 (ePWM)
        1. 7.11.3.1 制御ペリフェラルの同期
        2. 7.11.3.2 ePWM の電気的データおよびタイミング
          1. 7.11.3.2.1 ePWM のタイミング要件
          2. 7.11.3.2.2 ePWM のスイッチング特性
          3. 7.11.3.2.3 トリップ・ゾーン入力のタイミング
            1. 7.11.3.2.3.1 トリップ・ゾーン入力のタイミング要件
        3. 7.11.3.3 外部 ADC 変換開始の電気的データおよびタイミング
          1. 7.11.3.3.1 外部 ADC 変換開始のスイッチング特性
      4. 7.11.4 高分解能パルス幅変調器 (HRPWM)
        1. 7.11.4.1 HRPWM の電気的データおよびタイミング
          1. 7.11.4.1.1 高分解能 PWM の特性
      5. 7.11.5 拡張直交エンコーダ・パルス (eQEP)
        1. 7.11.5.1 eQEP の電気的データおよびタイミング
          1. 7.11.5.1.1 eQEP のタイミング要件
          2. 7.11.5.1.2 eQEP のスイッチング特性
      6. 7.11.6 シグマ-デルタ・フィルタ・モジュール (SDFM)
        1. 7.11.6.1 SDFM の電気的データおよびタイミング
          1. 7.11.6.1.1 非同期 GPIO (ASYNC) オプション使用時の SDFM のタイミング要件
          2. 7.11.6.1.2 SDFM のタイミング図
        2. 7.11.6.2 SDFM の電気的データおよびタイミング (同期 GPIO)
          1. 7.11.6.2.1 同期 GPIO (SYNC) オプション使用時の SDFM のタイミング要件
    12. 7.12 通信ペリフェラル
      1. 7.12.1 CAN (Controller Area Network)
      2. 7.12.2 I2C (Inter-Integrated Circuit)
        1. 7.12.2.1 I2C の電気的データおよびタイミング
          1. 7.12.2.1.1 I2C のタイミング要件
          2. 7.12.2.1.2 I2C のスイッチング特性
          3. 7.12.2.1.3 I2C のタイミング図
      3. 7.12.3 PMBus (Power-Management Bus) インターフェイス
        1. 7.12.3.1 PMBus の電気的データおよびタイミング
          1. 7.12.3.1.1 PMBus の電気的特性
          2. 7.12.3.1.2 PMBus ファースト・モードのスイッチング特性
          3. 7.12.3.1.3 PMBus 標準モードのスイッチング特性
      4. 7.12.4 シリアル通信インターフェイス (SCI)
      5. 7.12.5 シリアル・ペリフェラル・インターフェイス (SPI)
        1. 7.12.5.1 SPI の電気的データおよびタイミング
          1. 7.12.5.1.1 非高速マスタ・モードのタイミング
            1. 7.12.5.1.1.1 SPI マスタ・モードのスイッチング特性 (クロック位相 = 0)
            2. 7.12.5.1.1.2 SPI マスタ・モードのスイッチング特性 (クロック位相 = 1)
            3. 7.12.5.1.1.3 SPI マスタ・モードのタイミング要件
          2. 7.12.5.1.2 非高速スレーブ・モードのタイミング
            1. 7.12.5.1.2.1 SPI スレーブ・モードのスイッチング特性
            2. 7.12.5.1.2.2 SPI スレーブ・モードのタイミング要件
          3. 7.12.5.1.3 高速マスタ・モードのタイミング
            1. 7.12.5.1.3.1 SPI 高速マスタ・モードのスイッチング特性 (クロック位相 = 0)
            2. 7.12.5.1.3.2 SPI 高速マスタ・モードのスイッチング特性 (クロック位相 = 1)
            3. 7.12.5.1.3.3 SPI 高速マスタ・モードのタイミング要件
          4. 7.12.5.1.4 高速スレーブ・モードのタイミング
            1. 7.12.5.1.4.1 SPI 高速スレーブ・モードのスイッチング特性
            2. 7.12.5.1.4.2 SPI 高速スレーブ・モードのタイミング要件
      6. 7.12.6 LIN (Local Interconnect Network)
      7. 7.12.7 高速シリアル・インターフェイス (FSI)
        1. 7.12.7.1 FSI トランスミッタ
          1. 7.12.7.1.1 FSITX の電気的データおよびタイミング
            1. 7.12.7.1.1.1 FSITX のスイッチング特性
        2. 7.12.7.2 FSI レシーバ
          1. 7.12.7.2.1 FSIRX の電気的データおよびタイミング
            1. 7.12.7.2.1.1 FSIRX のスイッチング特性
            2. 7.12.7.2.1.2 FSIRX のタイミング要件
        3. 7.12.7.3 FSI SPI 互換モード
          1. 7.12.7.3.1 FSITX SPI 信号モードの電気的データおよびタイミング
            1. 7.12.7.3.1.1 FSITX SPI 信号モードのスイッチング特性
  8. 8 詳細説明
    1. 8.1  概要
    2. 8.2  機能ブロック図
    3. 8.3  メモリ
      1. 8.3.1 C28x メモリ・マップ
      2. 8.3.2 制御補償器アクセラレータ (CLA) ROM メモリ・マップ
      3. 8.3.3 フラッシュ・メモリ・マップ
      4. 8.3.4 ペリフェラル・レジスタのメモリ・マップ
      5. 8.3.5 メモリ・タイプ
        1. 8.3.5.1 専用RAM (Mx RAM)
        2. 8.3.5.2 ローカル共有 RAM (LSx RAM)
        3. 8.3.5.3 グローバル共有 RAM (GSx RAM)
        4. 8.3.5.4 CLA メッセージ RAM (CLA MSGRAM)
    4. 8.4  識別
    5. 8.5  バス・アーキテクチャ – ペリフェラル・コネクティビティ
    6. 8.6  C28x プロセッサ
      1. 8.6.1 組み込みリアルタイム解析および診断 (ERAD)
      2. 8.6.2 浮動小数点演算ユニット (FPU)
      3. 8.6.3 三角関数演算ユニット (TMU)
      4. 8.6.4 ビタビ、複素演算、CRC ユニット (VCU-I)
    7. 8.7  制御補償器アクセラレータ (CLA)
    8. 8.8  ダイレクト・メモリ・アクセス (DMA)
    9. 8.9  ブート ROM およびペリフェラル・ブート
      1. 8.9.1 代替ブート・モード選択ピンの構成
      2. 8.9.2 代替ブート・モード・オプションの構成
      3. 8.9.3 GPIO の割り当て
    10. 8.10 デュアル・コード・セキュリティ・モジュール
    11. 8.11 ウォッチドッグ
    12. 8.12 構成可能ロジック・ブロック (CLB)
    13. 8.13 機能安全
  9. 9 アプリケーション、実装、およびレイアウト
    1. 9.1 デバイスの主な特長
    2. 9.2 アプリケーション情報
      1. 9.2.1 代表的なアプリケーション
        1. 9.2.1.1 サーバー・テレコム電源ユニット (PSU)
          1. 9.2.1.1.1 システム・ブロック図
          2. 9.2.1.1.2 サーバーおよびテレコム PSU (電源) のリソース
        2. 9.2.1.2 単相オンライン UPS
          1. 9.2.1.2.1 システム・ブロック図
          2. 9.2.1.2.2 単相オンライン UPS のリソース
        3. 9.2.1.3 ソーラー・マイクロ・インバータ
          1. 9.2.1.3.1 システム・ブロック図
          2. 9.2.1.3.2 ソーラー・マイクロ・インバータのリソース
        4. 9.2.1.4 EV 充電ステーション向けパワー・モジュール
          1. 9.2.1.4.1 システム・ブロック図
          2. 9.2.1.4.2 EV 充電ステーション向けパワー・モジュール資料
        5. 9.2.1.5 サーボ・ドライブ制御モジュール
          1. 9.2.1.5.1 システム・ブロック図
          2. 9.2.1.5.2 サーボ・ドライブ制御モジュールのリソース
  10. 10デバイスおよびドキュメントのサポート
    1. 10.1 デバイスおよび開発ツールの命名規則
    2. 10.2 マーキング
    3. 10.3 ツールとソフトウェア
    4. 10.4 ドキュメントのサポート
    5. 10.5 サポート・リソース
    6. 10.6 商標
    7. 10.7 静電気放電に関する注意事項
    8. 10.8 用語集
  11. 11メカニカル、パッケージ、および注文に関する情報
    1. 11.1 パッケージ情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.10 アナログ・ペリフェラル

このセクションでは、アナログ・サブシステム・モジュールについて説明します。

このデバイスのアナログ・モジュールは、ADC、PGA、温度センサ、バッファ付き DAC、CMPSS を備えています。

アナログ・サブシステムには次のような特長があります。

  • フレキシブルな電圧リファレンス
    • これらの ADC は、VREFHIx ピンおよび VREFLOx ピンを基準としています。
      • VREFHIx ピンの電圧は、外部から駆動することも、内部バンドギャップ電圧リファレンスによって生成することもできます。
      • 内部電圧リファレンスの範囲は、0V～3.3V または 0V～2.5V のいずれかを選択できます。
  • バッファ付き DAC は、VREFHIx および VREFLOx を基準としています。
    • または、VDAC ピンおよび VSSA を基準にすることもできます。
  • コンパレータ DAC は、VDDA および VSSA を基準としています。
    • または、VDAC ピンおよび VSSA を基準にすることもできます。
  • フレキシブルなピンの用途
    • バッファ付き DAC 出力、コンパレータ・サブシステム入力、PGA 機能、およびデジタル入力は、ADC 入力と多重化されています
    • オフセット・セルフ・キャリブレーションのために、すべての ADC で VREFLO に内部接続

図 7-37 に、100 ピン PZ LQFP のアナログ・サブシステムのブロック図を示します。

図 7-38 に、64 ピン PM LQFP のアナログ・サブシステムのブロック図を示します。

図 7-39 に、56 ピン RSH VQFN のアナログ・サブシステムのブロック図を示します。

GUID-D33716C9-C91C-4FD9-ABD0-80803F83FBEE-low.gif図 7-37 アナログ・サブシステムのブロック図 (100 ピン PZ LQFP)
GUID-D3E1382E-139E-44D4-BCDB-5B7DDDB99459-low.gif
A. この PGA は、このパッケージには入出力接続がありませんが、共有 PGA グランドを持つ他の PGA と同時にイネーブル / ディセーブルする必要があります。
図 7-38 アナログ・サブシステムのブロック図 (64 ピン PM LQFP)
GUID-0323E7AE-2B87-48CC-87BB-0931BF6739FF-low.gif
A. この PGA は、このパッケージには入出力接続がありませんが、共有 PGA グランドを持つ他の PGA と同時にイネーブル / ディセーブルする必要があります。
図 7-39 アナログ・サブシステムのブロック図 (56 ピン RSH VQFN)

図 7-40 に、アナログ・グループの接続を示します。各パッケージの各グループ固有の接続については、「アナログ・ピンと内部接続」表を参照してください。「アナログ信号の説明 」表には、アナログ信号の説明が記載されています。

GUID-06135FBD-EFF1-45DB-A2BC-1ABE38313BCE-low.gif
A. ピン数の少ないパッケージでは、Gx_ADCC への入力は PGA 入力とピンを共有します。PGA 入力を使用しない場合、ADCC 入力により、このピンを ADC 入力、負のコンパレータ入力、またはデジタル入力として使用できます。
B. AIO は、デジタル入力モードのみをサポートしています。
C. PGA RFILTER パスは、一部のデバイス・リビジョンでは利用できません。詳細については、『TMS320F28004x リアルタイム MCU シリコン・エラッタ』 を参照してください。
図 7-40 アナログ・グループ接続
表 7-13 アナログ・ピンと内部接続
ピン名グループ名パッケージ常時接続 (MUX なし)コンパレータ・サブシステム (MUX)AIO 入力
100 PZ64 PM56 RSHADCAADCBADCCPGADACハイ、正入力ハイ、負入力ロー、正入力ロー、負入力
VREFHIA-251614
VREFHIB-24
VREFHIC-
VREFLOA-271715A13
VREFLOB-26B13
VREFLOC-C13
アナログ・グループ 1CMP1
A3G1_ADCAB10A3HPMXSEL = 3HNMXSEL = 0LPMXSEL = 3LNMXSEL = 0AIO233
A2/B6/PGA1_OFPGA1_OF998A2B6PGA1_OFHPMXSEL = 0LPMXSEL = 0AIO224
C0G1_ADCC191210C0HPMXSEL = 1HNMXSEL = 1LPMXSEL = 1LNMXSEL = 1AIO237
PGA1_INPGA1_IN18PGA1_INHPMXSEL = 2LPMXSEL = 2
PGA1_GNDPGA1_GND14109PGA1_GND
-PGA1_OUT(1)A11B7PGA1_OUTHPMXSEL = 4LPMXSEL = 4
アナログ・グループ 2CMP2
A5G2_ADCAB35A5HPMXSEL = 3HNMXSEL = 0LPMXSEL = 3LNMXSEL = 0AIO234
A4/B8/PGA2_OFPGA2_OF362321A4B8PGA2_OFHPMXSEL = 0LPMXSEL = 0AIO225
C1G2_ADCC291816C1HPMXSEL = 1HNMXSEL = 1LPMXSEL = 1LNMXSEL = 1AIO238
PGA2_INPGA2_IN30PGA2_INHPMXSEL = 2LPMXSEL = 2
PGA2_GNDPGA2_GND322018PGA2_GND
-PGA2_OUT(1)A12B9PGA2_OUTHPMXSEL = 4LPMXSEL = 4
アナログ・グループ 3CMP3
B3/VDACG3_ADCAB887B3VDACHPMXSEL = 3HNMXSEL = 0LPMXSEL = 3LNMXSEL = 0AIO242
B2/C6/PGA3_OFPGA3_OF776B2C6PGA3_OFHPMXSEL = 0LPMXSEL = 0AIO226
C2G3_ADCC211311C2HPMXSEL = 1HNMXSEL = 1LPMXSEL = 1LNMXSEL = 1AIO244
PGA3_INPGA3_IN20PGA3_INHPMXSEL = 2LPMXSEL = 2
PGA3_GNDPGA3_GND15109PGA3_GND
-PGA3_OUT(1)B10C7PGA3_OUTHPMXSEL = 4LPMXSEL = 4
アナログ・グループ 4CMP4
B5G4_ADCABB5HPMXSEL = 3HNMXSEL = 0LPMXSEL = 3LNMXSEL = 0AIO243
B4/C8/PGA4_OFPGA4_OF392422B4C8PGA4_OFHPMXSEL = 0LPMXSEL = 0AIO227
C3G4_ADCC311917C3HPMXSEL = 1HNMXSEL = 1LPMXSEL = 1LNMXSEL = 1AIO245
PGA4_INPGA4_INPGA4_INHPMXSEL = 2LPMXSEL = 2
PGA4_GNDPGA4_GND322018PGA4_GND
-PGA4_OUT(1)B11C9PGA4_OUTHPMXSEL = 4LPMXSEL = 4
アナログ・グループ 5 CMP5
A7G5_ADCABA7HPMXSEL = 3HNMXSEL = 0LPMXSEL = 3LNMXSEL = 0AIO235
A6/PGA5_OFPGA5_OF66A6PGA5_OFHPMXSEL = 0LPMXSEL = 0AIO228
C4G5_ADCC1711C4HPMXSEL = 1HNMXSEL = 1LPMXSEL = 1LNMXSEL = 1AIO239
PGA5_INPGA5_IN16PGA5_INHPMXSEL = 2LPMXSEL = 2
PGA5_GNDPGA5_GND13109PGA5_GND
-PGA5_OUT(1)A14PGA5_OUTHPMXSEL = 4LPMXSEL = 4
アナログ・グループ 6CMP6
A9G6_ADCAB38A9HPMXSEL = 3HNMXSEL = 0LPMXSEL = 3LNMXSEL = 0AIO236
A8/PGA6_OFPGA6_OF37A8PGA6_OFHPMXSEL = 0LPMXSEL = 0AIO229
C5G6_ADCC28C5HPMXSEL = 1HNMXSEL = 1LPMXSEL = 1LNMXSEL = 1AIO240
PGA6_INPGA6_INPGA6_INHPMXSEL = 2LPMXSEL = 2
PGA6_GNDPGA6_GND322018PGA6_GND
-PGA6_OUT(1)A15PGA6_OUTHPMXSEL = 4LPMXSEL = 4
アナログ・グループ 7CMP7
B0G2_ADCAB41B0HPMXSEL = 3HNMXSEL = 0LPMXSEL = 3LNMXSEL = 0AIO241
A10/B1/C10/PGA7_OFPGA7_OF(2)402523A10B1C10PGA7_OFHPMXSEL = 0LPMXSEL = 0AIO230
C14G2_ADCC44C14HPMXSEL = 1HNMXSEL = 1LPMXSEL = 1LNMXSEL = 1AIO246
PGA7_INPGA7_IN43PGA7_INHPMXSEL = 2LPMXSEL = 2
PGA7_GNDPGA7_GND42PGA7_GND
-PGA7_OUT(1)B12C11PGA7_OUTHPMXSEL = 4LPMXSEL = 4
その他のアナログ
A0/B15/C15/DACA_OUT231513A0B15C15DACA_OUTAIO231
A1/DACB_OUT221412A1DACB_OUTAIO232
C12C12AIO247
-温度センサ(1)B14
(1) 内部接続のみ。デバイス・ピンに接続されません。
(2) PGA 機能は、64 ピンおよび 56 ピンのパッケージでは利用できません。
表 7-14 アナログ信号の説明
信号名説明
AIOxADC ピンのデジタル入力
AxADC A 入力
BxADC B 入力
CxADC C 入力
CMPx_DACHコンパレータ・サブシステムのハイ DAC 出力
CMPx_DACLコンパレータ・サブシステムのロー DAC 出力
CMPx_HNyコンパレータ・サブシステムのハイ・コンパレータ負入力
CMPx_HPyコンパレータ・サブシステムのハイ・コンパレータ正入力
CMPx_LNyコンパレータ・サブシステムのロー・コンパレータ負入力
CMPx_LPyコンパレータ・サブシステムのロー・コンパレータ正入力
DACx_OUTバッファ付き DAC 出力
PGAx_GNDPGA グランド
PGAx_INPGA 入力
PGAx_OFフィルタ用の PGA 出力
PGAx_OUT内部 ADC への PGA 出力
温度センサ内部温度センサ
VDACオンチップ DAC の外部基準電圧 (オプション)。このピンは、ADC 入力または DAC リファレンスのいずれかに使われますが、VSSA に対して 100pF のコンデンサが付いており、ディセーブルすることはできません。このピンをオンチップ DAC の基準電圧として使用する場合は、このピンに少なくとも 1μF のコンデンサを配置します。