JAJSGS4P November   2008  – February 2021 TMS320F28020 , TMS320F280200 , TMS320F28021 , TMS320F28022 , TMS320F28023 , TMS320F28023-Q1 , TMS320F28026 , TMS320F28026-Q1 , TMS320F28026F , TMS320F28027 , TMS320F28027-Q1 , TMS320F28027F , TMS320F28027F-Q1

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 機能ブロック図
  5. 5 改訂履歴
  6. 6 Device Comparison
    1. 6.1 Related Products
  7. 7 Terminal Configuration and Functions
    1. 7.1 ピン構造図
    2. 7.2 信号概要
      1. 7.2.1 信号概要
  8. 8 仕様
    1. 8.1  Absolute Maximum Ratings
    2. 8.2  ESD 定格 – 車載用
    3. 8.3  ESD 定格 – 民生用
    4. 8.4  推奨動作条件
    5. 8.5  消費電力の概略
      1. 8.5.1 TMS320F2802x/F280200 の消費電流 (40MHz の SYSCLKOUT)
      2. 8.5.2 TMS320F2802x の消費電流 (50MHz)
      3. 8.5.3 TMS320F2802x の消費電流 (60MHz の SYSCLKOUT)
      4. 8.5.4 Reducing Current Consumption
      5. 8.5.5 消費電流グラフ (VREG 有効)
    6. 8.6  電気的特性
    7. 8.7  熱抵抗特性
      1. 8.7.1 PT パッケージ
      2. 8.7.2 DA パッケージ
    8. 8.8  熱設計の検討事項
    9. 8.9  MCU との JTAG デバッグ・プローブ接続 (信号バッファリングなし)
    10. 8.10 パラメータ情報
      1. 8.10.1 タイミング・パラメータの記号
      2. 8.10.2 タイミング・パラメータに関する一般的な注意事項
    11. 8.11 テスト負荷回路
    12. 8.12 電源シーケンス
      1. 8.12.1 リセット (XRS) のタイミング要件
      2. 8.12.2 リセット (XRS) のスイッチング特性
    13. 8.13 クロック仕様
      1. 8.13.1 デバイス・クロック表
        1. 8.13.1.1 2802x のクロックの一覧表 (40MHz デバイス)
        2. 8.13.1.2 2802x のクロックの一覧表 (50MHz デバイス)
        3. 8.13.1.3 2802x のクロックの一覧表 (60MHz デバイス)
        4. 8.13.1.4 デバイス・クロック要件 / 特性
        5. 8.13.1.5 内部のゼロ・ピン発振器 (INTOSC1、INTOSC2) の特性
      2. 8.13.2 クロックの要件と特性
        1. 8.13.2.1 XCLKIN のタイミング要件 – PLL 有効
        2. 8.13.2.2 XCLKIN のタイミング要件 – PLL 無効
        3. 8.13.2.3 XCLKOUT のスイッチング特性 (PLL バイパスまたは有効)
    14. 8.14 フラッシュのタイミング
      1. 8.14.1 T 温度仕様品のフラッシュ / OTP 耐久性
      2. 8.14.2 S 温度仕様品のフラッシュ / OTP 耐久性
      3. 8.14.3 Q 温度仕様品のフラッシュ / OTP 耐久性
      4. 8.14.4 60MHz SYSCLKOUT でのフラッシュ・パラメータ
      5. 8.14.5 50MHz SYSCLKOUT でのフラッシュ・パラメータ
      6. 8.14.6 40MHz SYSCLKOUT でのフラッシュ・パラメータ
      7. 8.14.7 フラッシュ書き込み / 消去時間
      8. 8.14.8 フラッシュ / OTP のアクセス・タイミング
      9. 8.14.9 Flash Data Retention Duration
  9. 9 詳細説明
    1. 9.1 Overview
      1. 9.1.1  CPU
      2. 9.1.2  Memory Bus (Harvard Bus Architecture)
      3. 9.1.3  ペリフェラル・バス
      4. 9.1.4  Real-Time JTAG and Analysis
      5. 9.1.5  Flash
      6. 9.1.6  M0、M1 SARAM
      7. 9.1.7  L0 SARAM
      8. 9.1.8  Boot ROM
        1. 9.1.8.1 エミュレーション・ブート
        2. 9.1.8.2 GetMode
        3. 9.1.8.3 ブートローダが使用するペリフェラル・ピン
      9. 9.1.9  Security
      10. 9.1.10 ペリフェラル割り込み拡張 (PIE) ブロック
      11. 9.1.11 外部割り込み (XINT1～XINT3)
      12. 9.1.12 内部ゼロ・ピン発振器、発振器、PLL
      13. 9.1.13 ウォッチドッグ
      14. 9.1.14 Peripheral Clocking
      15. 9.1.15 Low-power Modes
      16. 9.1.16 ペリフェラル・フレーム 0、1、2 (PFn)
      17. 9.1.17 汎用入出力 (GPIO) マルチプレクサ (MUX)
      18. 9.1.18 32 ビット CPU タイマ (0、1、2)
      19. 9.1.19 Control Peripherals
      20. 9.1.20 シリアル・ポート・ペリフェラル
    2. 9.2 Memory Maps
    3. 9.3 Register Maps
    4. 9.4 Device Emulation Registers
    5. 9.5 VREG/BOR/POR
      1. 9.5.1 オンチップ電圧レギュレータ (VREG)
        1. 9.5.1.1 オンチップ VREG の使い方
        2. 9.5.1.2 オンチップ VREG の無効化
      2. 9.5.2 On-chip Power-On Reset (POR) and Brown-Out Reset (BOR) Circuit
    6. 9.6 システム・コントロール
      1. 9.6.1 内部ゼロ・ピン発振器
      2. 9.6.2 Crystal Oscillator Option
      3. 9.6.3 PLL-Based Clock Module
      4. 9.6.4 入力クロックの喪失 (NMI ウォッチドッグ機能)
      5. 9.6.5 CPU ウォッチドッグ・モジュール
    7. 9.7 Low-power Modes Block
    8. 9.8 Interrupts
      1. 9.8.1 External Interrupts
        1. 9.8.1.1 外部割り込みの電気的データ / タイミング
          1. 9.8.1.1.1 External Interrupt Timing Requirements
          2. 9.8.1.1.2 External Interrupt Switching Characteristics
    9. 9.9 ペリフェラル
      1. 9.9.1  Analog Block
        1. 9.9.1.1 A/D コンバータ (ADC)
          1. 9.9.1.1.1 特長
          2. 9.9.1.1.2 ADC 変換開始の電気的データ / タイミング
            1. 9.9.1.1.2.1 外部 ADC 変換開始のスイッチング特性
          3. 9.9.1.1.3 オンチップ A/D コンバータ (ADC) の電気的データ / タイミング
            1. 9.9.1.1.3.1 ADC Electrical Characteristics
            2. 9.9.1.1.3.2 ADC の電力モード
            3. 9.9.1.1.3.3 内部温度センサ
              1. 9.9.1.1.3.3.1 Temperature Sensor Coefficient
            4. 9.9.1.1.3.4 ADC パワーアップ制御ビットのタイミング
              1. 9.9.1.1.3.4.1 ADC パワーアップ遅延
            5. 9.9.1.1.3.5 ADC のシーケンシャルおよび同時タイミング
        2. 9.9.1.2 ADC MUX
        3. 9.9.1.3 コンパレータ・ブロック
          1. 9.9.1.3.1 オンチップ・コンパレータ / DAC の電気的データ / タイミング
            1. 9.9.1.3.1.1 Electrical Characteristics of the Comparator/DAC
      2. 9.9.2  詳細説明
      3. 9.9.3  Serial Peripheral Interface (SPI) Module
        1. 9.9.3.1 SPI マスタ・モードの電気的データ / タイミング
          1. 9.9.3.1.1 SPI Master Mode External Timing (Clock Phase = 0)
          2. 9.9.3.1.2 SPI Master Mode External Timing (Clock Phase = 1)
        2. 9.9.3.2 SPI スレーブ・モードの電気的データ / タイミング
          1. 9.9.3.2.1 SPI Slave Mode External Timing (Clock Phase = 0)
          2. 9.9.3.2.2 SPI Slave Mode External Timing (Clock Phase = 1)
      4. 9.9.4  Serial Communications Interface (SCI) Module
      5. 9.9.5  Inter-Integrated Circuit (I2C)
        1. 9.9.5.1 I2C の電気的データ / タイミング
          1. 9.9.5.1.1 I2C のタイミング要件
          2. 9.9.5.1.2 I2C のスイッチング特性
      6. 9.9.6  Enhanced PWM Modules (ePWM1/2/3/4)
        1. 9.9.6.1 ePWM の電気的データ / タイミング
          1. 9.9.6.1.1 ePWM Timing Requirements
          2. 9.9.6.1.2 ePWM のスイッチング特性
        2. 9.9.6.2 トリップ・ゾーン入力のタイミング
          1. 9.9.6.2.1 Trip-Zone Input Timing Requirements
      7. 9.9.7  High-Resolution PWM (HRPWM)
        1. 9.9.7.1 HRPWM の電気的データ / タイミング
          1. 9.9.7.1.1 高分解能 PWM の特性 (SYSCLKOUT = 50MHz～60MHz)
      8. 9.9.8  Enhanced Capture Module (eCAP1)
        1. 9.9.8.1 eCAP の電気的データ / タイミング
          1. 9.9.8.1.1 Enhanced Capture (eCAP) Timing Requirement
          2. 9.9.8.1.2 eCAP のスイッチング特性
      9. 9.9.9  JTAG ポート
      10. 9.9.10 General-Purpose Input/Output (GPIO) MUX
        1. 9.9.10.1 GPIO の電気的データ / タイミング
          1. 9.9.10.1.1 GPIO - 出力タイミング
            1. 9.9.10.1.1.1 汎用出力のスイッチング特性
          2. 9.9.10.1.2 GPIO - 入力タイミング
            1. 9.9.10.1.2.1 汎用入力のタイミング要件
          3. 9.9.10.1.3 入力信号のサンプリング・ウィンドウ幅
          4. 9.9.10.1.4 低消費電力モードのウェイクアップ・タイミング
            1. 9.9.10.1.4.1 IDLE Mode Timing Requirements
            2. 9.9.10.1.4.2 IDLE Mode Switching Characteristics
            3. 9.9.10.1.4.3 STANDBY モードのタイミング要件
            4. 9.9.10.1.4.4 STANDBY モードのスイッチング特性
            5. 9.9.10.1.4.5 HALT Mode Timing Requirements
            6. 9.9.10.1.4.6 HALT モードのスイッチング特性
  10. 10アプリケーション、実装、およびレイアウト
    1. 10.1 テキサス・インスツルメンツのリファレンス・デザイン
  11. 11デバイスおよびドキュメントのサポート
    1. 11.1 Device and Development Support Tool Nomenclature
    2. 11.2 Tools and Software
    3. 11.3 ドキュメントのサポート
    4. 11.4 サポート・リソース
    5. 11.5 商標
    6. 11.6 静電気放電に関する注意事項
    7. 11.7 用語集
  12. 12メカニカル、パッケージ、および注文情報
    1. 12.1 パッケージ情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

9.2 Memory Maps

In Figure 9-1, Figure 9-2, Figure 9-3, Figure 9-4, and Figure 9-5, the following apply:

  • Memory blocks are not to scale.
  • Peripheral Frame 0, Peripheral Frame 1 and Peripheral Frame 2 memory maps are restricted to data memory only. A user program cannot access these memory maps in program space.
  • Protected means the order of Write-followed-by-Read operations is preserved rather than the pipeline order.
  • Certain memory ranges are EALLOW protected against spurious writes after configuration.
  • Locations 0x3D7C80 to 0x3D7CC0 contain the internal oscillator and ADC calibration routines. These locations are not programmable by the user.

GUID-75DA0384-EFD0-4CF8-9EBB-6DE35ED5B1D8-low.gif
A. Memory locations 0x3D 7E80–0x3D 7EAF are reserved in TMX/TMP silicon.
Figure 9-1 28023-Q1/28027-Q1 Memory Map
GUID-99204B5C-7554-46B6-B8A4-9F6E4B549518-low.gif
A. Memory locations 0x3D 7E80–0x3D 7EAF are reserved in TMX/TMP silicon.
Figure 9-2 28022-Q1/28026-Q1 Memory Map
GUID-AB41F43B-FE04-456B-A0EF-5A4E61347C8F-low.gif
A. Memory locations 0x3D 7E80–0x3D 7EAF are reserved in TMX/TMP silicon.
Figure 9-3 28021 Memory Map
GUID-5C78F7BA-CA1D-48C1-8A5A-45A636AB7973-low.gif
A. Memory locations 0x3D 7E80–0x3D 7EAF are reserved in TMX/TMP silicon.
Figure 9-4 28020 Memory Map
GUID-7FAA3FE6-8424-4B6A-B99D-B0E26ACE2027-low.gif
A. Memory locations 0x3D 7E80–0x3D 7EAF are reserved in TMX/TMP silicon.
Figure 9-5 280200 Memory Map
Table 9-3 Addresses of Flash Sectors in F28021/28023-Q1/28027-Q1
ADDRESS RANGE PROGRAM AND DATA SPACE
0x3F 0000 to 0x3F 1FFF Sector D (8K × 16)
0x3F 2000 to 0x3F 3FFF Sector C (8K × 16)
0x3F 4000 to 0x3F 5FFF Sector B (8K × 16)
0x3F 6000 to 0x3F 7F7F Sector A (8K × 16)
0x3F 7F80 to 0x3F 7FF5 Program to 0x0000 when using the
Code Security Module
0x3F 7FF6 to 0x3F 7FF7 Boot-to-Flash Entry Point
(program branch instruction here)
0x3F 7FF8 to 0x3F 7FFF Security Password (128-Bit)
(Do not program to all zeros)
Table 9-4 Addresses of Flash Sectors in F28020/28022-Q1/28026-Q1
ADDRESS RANGEPROGRAM AND DATA SPACE
0x3F 4000 to 0x3F 4FFFSector D (4K × 16)
0x3F 5000 to 0x3F 5FFFSector C (4K × 16)
0x3F 6000 to 0x3F 6FFFSector B (4K × 16)
0x3F 7000 to 0x3F 7F7FSector A (4K × 16)
0x3F 7F80 to 0x3F 7FF5Program to 0x0000 when using the
Code Security Module
0x3F 7FF6 to 0x3F 7FF7Boot-to-Flash Entry Point
(program branch instruction here)
0x3F 7FF8 to 0x3F 7FFFSecurity Password (128-Bit)
(Do not program to all zeros)
Table 9-5 Addresses of Flash Sectors in F280200
ADDRESS RANGEPROGRAM AND DATA SPACE
0x3F 6000 to 0x3F 6FFFSector B (4K × 16)
0x3F 7000 to 0x3F 7F7FSector A (4K × 16)
0x3F 7F80 to 0x3F 7FF5Program to 0x0000 when using the
Code Security Module
0x3F 7FF6 to 0x3F 7FF7Boot-to-Flash Entry Point
(program branch instruction here)
0x3F 7FF8 to 0x3F 7FFFSecurity Password (128-Bit)
(Do not program to all zeros)
Note:
  • When the code-security passwords are programmed, all addresses from 0x3F 7F80 to 0x3F 7FF5 cannot be used as program code or data. These locations must be programmed to 0x0000.
  • If the code security feature is not used, addresses 0x3F 7F80 to 0x3F 7FEF may be used for code or data. Addresses 0x3F 7FF0 to 0x3F 7FF5 are reserved for data and should not contain program code.

Table 9-6 shows how to handle these memory locations.

Table 9-6 Impact of Using the Code Security Module
ADDRESS FLASH
CODE SECURITY ENABLED CODE SECURITY DISABLED
0x3F 7F80 to 0x3F 7FEF Fill with 0x0000 Application code and data
0x3F 7FF0 to 0x3F 7FF5 Reserved for data only

Peripheral Frame 1 and Peripheral Frame 2 are grouped together to enable these blocks to be write/read peripheral block protected. The protected mode makes sure that all accesses to these blocks happen as written. Because of the pipeline, a write immediately followed by a read to different memory locations, will appear in reverse order on the memory bus of the CPU. This can cause problems in certain peripheral applications where the user expected the write to occur first (as written). The CPU supports a block protection mode where a region of memory can be protected so that operations occur as written (the penalty is extra cycles are added to align the operations). This mode is programmable and by default, it protects the selected zones.

The wait states for the various spaces in the memory map area are listed in Table 9-7.

Table 9-7 Wait States
AREAWAIT STATES (CPU)COMMENTS
M0 and M1 SARAMs0-waitFixed
Peripheral Frame 00-wait
Peripheral Frame 10-wait (writes)Cycles can be extended by peripheral generated ready.
2-wait (reads)Back-to-back write operations to Peripheral Frame 1 registers will incur a 1-cycle stall (1-cycle delay).
Peripheral Frame 20-wait (writes)Fixed. Cycles cannot be extended by the peripheral.
2-wait (reads)
L0 SARAM0-wait data and programAssumes no CPU conflicts
OTPProgrammableProgrammed through the Flash registers.
1-wait minimum1-wait is minimum number of wait states allowed.
FLASHProgrammableProgrammed through the Flash registers.
0-wait Paged min
1-wait Random min
Random ≥ Paged
FLASH Password16-wait fixedWait states of password locations are fixed.
Boot-ROM0-wait