JAJSGS5Q April 2009 – January 2024 TMS320F28030 , TMS320F28030-Q1 , TMS320F28031 , TMS320F28031-Q1 , TMS320F28032 , TMS320F28032-Q1 , TMS320F28033 , TMS320F28033-Q1 , TMS320F28034 , TMS320F28034-Q1 , TMS320F28035 , TMS320F28035-Q1
PRODUCTION DATA
テキサス・インスツルメンツの各種 MCU デバイス ファミリ間のペリフェラルの移行を可能にするため、ペリフェラルの相互接続のためのペリフェラル バス規格を本デバイスは採用しています。ペリフェラル バス ブリッジは、プロセッサのメモリ バスを構成する各種バスを、16 のアドレス ライン、16 または 32 のデータ ライン、関連する制御信号で構成される 1 つのバスに多重化します。3 つのバージョンのペリフェラル バスをサポートしています。第 1 のバージョンは 16 ビット アクセスのみをサポートしています (ペリフェラル フレーム 2 と呼びます)。第 2 のバージョンは 16 ビットと 32 ビットの両方のアクセスをサポートしています (ペリフェラル フレーム 1 と呼びます)。第 3 のバージョンは、CLA アクセスと、16 ビットと 32 ビットの両方のアクセスをサポートしています (ペリフェラル フレーム 3 と呼びます)。