JAJSGS5Q April   2009  – January 2024 TMS320F28030 , TMS320F28030-Q1 , TMS320F28031 , TMS320F28031-Q1 , TMS320F28032 , TMS320F28032-Q1 , TMS320F28033 , TMS320F28033-Q1 , TMS320F28034 , TMS320F28034-Q1 , TMS320F28035 , TMS320F28035-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 ピン構成と機能
    1. 5.1 ピン構造図
    2. 5.2 信号概要
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格 – 車載用
    3. 6.3  ESD 定格 – 民生用
    4. 6.4  推奨動作条件
    5. 6.5  消費電力の概略
      1. 6.5.1 TMS320F2803x の消費電流 (60MHz の SYSCLKOUT)
      2. 6.5.2 消費電流の低減
      3. 6.5.3 消費電流グラフ (VREG 有効)
    6. 6.6  電気的特性
    7. 6.7  熱抵抗特性
      1. 6.7.1 PN パッケージ
      2. 6.7.2 PAG パッケージ
      3. 6.7.3 RSH パッケージ
    8. 6.8  熱設計の検討事項
    9. 6.9  MCU との JTAG デバッグ プローブ接続 (信号バッファリングなし)
    10. 6.10 パラメータ情報
      1. 6.10.1 タイミング パラメータの記号
      2. 6.10.2 タイミング パラメータに関する一般的な注意事項
    11. 6.11 テスト負荷回路
    12. 6.12 電源シーケンス
      1. 6.12.1 リセット (XRS) のタイミング要件
      2. 6.12.2 リセット (XRS) のスイッチング特性
    13. 6.13 クロック仕様
      1. 6.13.1 デバイス クロック表
        1. 6.13.1.1 2803x のクロックの一覧表 (60MHz デバイス)
        2. 6.13.1.2 デバイス クロック要件 / 特性
        3. 6.13.1.3 内部のゼロ ピン発振器 (INTOSC1、INTOSC2) の特性
      2. 6.13.2 クロックの要件および特性
        1. 6.13.2.1 XCLKIN のタイミング要件 – PLL 有効
        2. 6.13.2.2 XCLKIN のタイミング要件 – PLL 無効
        3. 6.13.2.3 XCLKOUT のスイッチング特性 (PLL バイパスまたは有効)
    14. 6.14 フラッシュ のタイミング
      1. 6.14.1 T 温度仕様品のフラッシュ / OTP 耐久性
      2. 6.14.2 S 温度仕様品のフラッシュ / OTP 耐久性
      3. 6.14.3 Q 温度仕様品のフラッシュ / OTP 耐久性
      4. 6.14.4 60MHz SYSCLKOUT でのフラッシュ パラメータ
      5. 6.14.5 フラッシュ / OTP のアクセス タイミング
      6. 6.14.6 フラッシュ データ保持期間
  8. 7 詳細説明
    1. 7.1 概要
      1. 7.1.1  CPU
      2. 7.1.2  制御補償器アクセラレータ (CLA)
      3. 7.1.3  メモリ バス (ハーバード バス アーキテクチャ)
      4. 7.1.4  ペリフェラル バス
      5. 7.1.5  リアルタイムの JTAG および分析
      6. 7.1.6  フラッシュ
      7. 7.1.7  M0、M1 SARAM
      8. 7.1.8  L0 SARAM、L1、L2、L3 DPSARAM
      9. 7.1.9  ブート ROM
        1. 7.1.9.1 エミュレーション ブート
        2. 7.1.9.2 GetMode
        3. 7.1.9.3 ブートローダが使用するペリフェラル ピン
      10. 7.1.10 セキュリティ
      11. 7.1.11 ペリフェラル割り込み拡張 (PIE) ブロック
      12. 7.1.12 外部割り込み (XINT1～XINT3)
      13. 7.1.13 内部ゼロ ピン発振器、発振器、PLL
      14. 7.1.14 ウォッチドッグ
      15. 7.1.15 ペリフェラルのクロック駆動
      16. 7.1.16 低消費電力モード
      17. 7.1.17 ペリフェラル フレーム 0、1、2、3 (PFn)
      18. 7.1.18 汎用入出力 (GPIO) マルチプレクサ (MUX)
      19. 7.1.19 32 ビット CPU タイマ (0、1、2)
      20. 7.1.20 制御ペリフェラル
      21. 7.1.21 シリアル ポート ペリフェラル
    2. 7.2 メモリ マップ
    3. 7.3 レジスタ マップ
    4. 7.4 デバイス エミュレーション レジスタ
    5. 7.5 VREG/BOR/POR
      1. 7.5.1 オンチップ電圧レギュレータ (VREG)
        1. 7.5.1.1 オンチップ VREG の使い方
        2. 7.5.1.2 オンチップ VREG の無効化
      2. 7.5.2 オンチップ パワーオン リセット (POR) およびブラウンアウト リセット (BOR) 回路
    6. 7.6 システム コントロール
      1. 7.6.1 内部ゼロ ピン発振器
      2. 7.6.2 水晶発振器オプション
      3. 7.6.3 PLL ベース クロック モジュール
      4. 7.6.4 入力クロックの喪失 (NMI ウォッチドッグ機能)
      5. 7.6.5 CPU ウォッチドッグ モジュール
    7. 7.7 低消費電力モード ブロック
    8. 7.8 割り込み
      1. 7.8.1 外部割り込み
        1. 7.8.1.1 外部割り込みの電気的データ / タイミング
          1. 7.8.1.1.1 外部割り込みのタイミング要件
          2. 7.8.1.1.2 外部割り込みのスイッチング特性
    9. 7.9 ペリフェラル
      1. 7.9.1  制御補償器アクセラレータ (CLA) の概要
      2. 7.9.2  アナログ ブロック
        1. 7.9.2.1 A/D コンバータ (ADC)
          1. 7.9.2.1.1 特長
          2. 7.9.2.1.2 ADC 変換開始の電気的データ / タイミング
            1. 7.9.2.1.2.1 外部 ADC 変換開始のスイッチング特性
          3. 7.9.2.1.3 オンチップ A/D コンバータ (ADC) の電気的データ / タイミング
            1. 7.9.2.1.3.1 ADC の電気的特性
            2. 7.9.2.1.3.2 ADC の電力モード
            3. 7.9.2.1.3.3 内部温度センサ
              1. 7.9.2.1.3.3.1 温度センサ係数
            4. 7.9.2.1.3.4 ADC パワーアップ制御ビットのタイミング
              1. 7.9.2.1.3.4.1 ADC パワーアップ遅延
            5. 7.9.2.1.3.5 ADC のシーケンシャルおよび同時タイミング
        2. 7.9.2.2 ADC MUX
        3. 7.9.2.3 コンパレータ ブロック
          1. 7.9.2.3.1 オンチップ・コンパレータ / DAC の電気的データ / タイミング
            1. 7.9.2.3.1.1 コンパレータ / DAC の電気的特性
      3. 7.9.3  詳細説明
      4. 7.9.4  シリアル ペリフェラル インターフェイス (SPI) モジュール
        1. 7.9.4.1 SPI マスタ モードの電気的データ / タイミング
          1. 7.9.4.1.1 SPI マスタ モードの外部タイミング (クロック位相 = 0)
          2. 7.9.4.1.2 SPI マスタ モードの外部タイミング (クロック位相 = 1)
        2. 7.9.4.2 SPI スレーブ モードの電気的データ / タイミング
          1. 7.9.4.2.1 SPI スレーブ モードの外部タイミング (クロック位相 = 0)
          2. 7.9.4.2.2 SPI スレーブ モードの外部タイミング (クロック位相 = 1)
      5. 7.9.5  シリアル通信インターフェイス (SCI) モジュール
      6. 7.9.6  LIN (Local Interconnect Network)
      7. 7.9.7  拡張コントローラ エリア ネットワーク (eCAN) モジュール
      8. 7.9.8  I2C (Inter-Integrated Circuit)
        1. 7.9.8.1 I2C の電気的データ / タイミング
          1. 7.9.8.1.1 I2C のタイミング要件
          2. 7.9.8.1.2 I2C のスイッチング特性
      9. 7.9.9  エンハンスド PWM モジュール (ePWM1/2/3/4/5/6/7)
        1. 7.9.9.1 ePWM の電気的データ / タイミング
          1. 7.9.9.1.1 ePWM のタイミング要件
          2. 7.9.9.1.2 ePWM のスイッチング特性
        2. 7.9.9.2 トリップ ゾーン入力のタイミング
          1. 7.9.9.2.1 トリップ ゾーン入力のタイミング要件
      10. 7.9.10 高分解能 PWM (HRPWM)
        1. 7.9.10.1 HRPWM の電気的データ / タイミング
          1. 7.9.10.1.1 高分解能 PWM の特性
      11. 7.9.11 拡張キャプチャ モジュール (eCAP1)
        1. 7.9.11.1 eCAP の電気的データ / タイミング
          1. 7.9.11.1.1 拡張キャプチャ (eCAP) のタイミング要件
          2. 7.9.11.1.2 eCAP のスイッチング特性
      12. 7.9.12 高分解能キャプチャ (HRCAP) モジュール
        1. 7.9.12.1 HRCAP の電気的データ / タイミング
          1. 7.9.12.1.1 高分解能キャプチャ (HRCAP) のタイミング要件
      13. 7.9.13 拡張直交エンコーダ パルス (eQEP)
        1. 7.9.13.1 eQEP の電気的データ / タイミング
          1. 7.9.13.1.1 拡張直交エンコーダ パルス (eQEP) のタイミング要件
          2. 7.9.13.1.2 eQEP のスイッチング特性
      14. 7.9.14 JTAG ポート
      15. 7.9.15 汎用入出力 (GPIO) MUX
        1. 7.9.15.1 GPIO の電気的データ / タイミング
          1. 7.9.15.1.1 GPIO - 出力タイミング
            1. 7.9.15.1.1.1 汎用出力のスイッチング特性
          2. 7.9.15.1.2 GPIO - 入力タイミング
            1. 7.9.15.1.2.1 汎用入力のタイミング要件
          3. 7.9.15.1.3 入力信号のサンプリング ウィンドウ幅
          4. 7.9.15.1.4 低消費電力モードのウェイクアップ タイミング
            1. 7.9.15.1.4.1 アイドル モードのタイミング要件
            2. 7.9.15.1.4.2 IDLE モードのスイッチング特性
            3. 7.9.15.1.4.3 スタンバイ モードのタイミング要件
            4. 7.9.15.1.4.4 スタンバイ モードのスイッチング特性
            5. 7.9.15.1.4.5 ホールト モードのタイミング要件
            6. 7.9.15.1.4.6 ホールト モードのスイッチング特性
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 テキサス・インスツルメンツのリファレンス・デザイン
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスと開発ツールの命名法
    2. 9.2 ツールとソフトウェア
    3. 9.3 ドキュメントのサポート
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.6.3 PLL ベース クロック モジュール

本デバイスは、PLL を利用したクロック モジュールを内蔵しています。このモジュールは、デバイスに必要なすべてのクロック信号を供給するとともに、低消費電力モードへの移行を制御します。この PLL は、各種 CPU クロック レートを選択するために 4 ビット比制御 PLLCR[DIV] を備えています。PLLCR レジスタに書き込む前に、ウォッチドッグ モジュールを無効化する必要があります。PLL モジュールが安定した後 (それに 1ms を要します)、
(必要な場合) ウォッチドッグ モジュールを再び有効化できます。PLL (VCOCLK) の出力周波数が 50MHz 以上になるように、入力クロックと PLLCR[DIV] ビットを選択する必要があります。

表 7-15 PLL の設定
PLLCR[DIV] 値 (2)(3)SYSCLKOUT (CLKIN)
PLLSTS[DIVSEL] = 0 または 1 (1)PLLSTS[DIVSEL] = 2PLLSTS[DIVSEL] = 3
0000 (PLL バイパス)OSCCLK/4 (デフォルト) (2)OSCCLK/2OSCCLK
0001(OSCCLK * 1)/4(OSCCLK * 1)/2(OSCCLK * 1)/1
0010(OSCCLK * 2)/4(OSCCLK * 2)/2(OSCCLK * 2)/1
0011(OSCCLK * 3)/4(OSCCLK * 3)/2(OSCCLK * 3)/1
0100(OSCCLK * 4)/4(OSCCLK * 4)/2(OSCCLK * 4)/1
0101(OSCCLK * 5)/4(OSCCLK * 5)/2(OSCCLK * 5)/1
0110(OSCCLK * 6)/4(OSCCLK * 6)/2(OSCCLK * 6)/1
0111(OSCCLK * 7)/4(OSCCLK * 7)/2(OSCCLK * 7)/1
1000(OSCCLK * 8)/4(OSCCLK * 8)/2(OSCCLK * 8)/1
1001(OSCCLK * 9)/4(OSCCLK * 9)/2(OSCCLK * 9)/1
1010(OSCCLK * 10)/4(OSCCLK * 10)/2(OSCCLK * 10)/1
1011(OSCCLK * 11)/4(OSCCLK * 11)/2(OSCCLK * 11)/1
1100(OSCCLK * 12)/4(OSCCLK * 12)/2(OSCCLK * 12)/1
(1) デフォルトでは、PLLSTS[DIVSEL] は /4 に設定されています(ブート ROM はこれを /1 に変更します)。PLLSTS[DIVSEL] は、PLLCR に書き込む前に 0 にする必要があり、PLLSTS[PLLLOCKS] = 1 に設定した後に変更する必要があります。
(2) PLL 制御レジスタ (PLLCR) と PLL ステータス レジスタ (PLLSTS) は、XRS 信号またはウォッチドッグ リセットによってのみデフォルト状態にリセットされます。デバッガまたはクロック喪失検出ロジックによって発行されたリセットは、何の影響も及ぼしません。
(3) このレジスタは EALLOW 保護されています。詳細については、『TMS320F2803x リアルタイム マイクロコントローラ テクニカル リファレンス マニュアル』の「システム コントロール」の章を参照してください。
表 7-16 CLKIN の分周比の選択
PLLSTS [DIVSEL] CLKIN 分周
0 /4
1 /4
2 /2
3 /1

PLL ベース クロック モジュールは次の 4 つの動作モードを備えています。

  • INTOSC1 (内部ゼロ ピン発振器 1)：これはオンチップの内部発振器 1 です。これは、ウォッチドッグ ブロック、コア、CPU タイマ 2 のクロックを供給できます。
  • INTOSC2 (内部ゼロ ピン発振器 2)：これはオンチップの内部発振器 2 です。これは、ウォッチドッグ ブロック、コア、CPU タイマ 2 のクロックを供給できます。INTOSC1 と INTOSC2 はどちらも、ウォッチドッグ ブロック、コア、CPU タイマ 2 用として個別に選択できます。
  • 水晶振動子 / 共振器の動作：オンチップ (水晶振動子) 発振器により、本デバイスに接続された外部水晶振動子 / 共振器を使ってタイム ベースを提供できます。この水晶振動子 / 共振器は X1/X2 ピンに接続されます。デバイスの種類によっては、X1/X2 ピンを持っていないデバイスもあります。詳細については、表 5-1 を参照してください。
  • 外部クロック ソース動作：オンチップ (水晶振動子) 発振器が使われていない場合、このモードを使うと、オンチップ発振器をバイパスできます。本デバイスのクロックは、XCLKIN ピンに入力された外部クロック ソースから生成されます。XCLKIN は、GPIO19 または GPIO38 ピンと多重化されています。XCLKIN 入力は、XCLK レジスタの XCLKINSEL ビットによって GPIO19 または GPIO38 として選択できます。CLKCTL[XCLKINOFF] ビットを Low に強制すると、このクロック入力は無効化されます。このクロック ソースを使わない場合、またはそれぞれのピンを GPIO として使う場合、ユーザーはブート時にこのクロック入力を無効化する必要があります。

クロック ソースを変更する前に、目的のクロックが存在することを確認します。クロックが存在しない場合、クロックを切り替える前に、(CLKCTL レジスタを使って) そのクロック ソースを無効化する必要があります。

表 7-17 設定可能な PLL モード
PLL MODE説明PLLSTS[DIVSEL]CLKIN および
SYSCLKOUT
PLL オフPLLSTS レジスタの PLLOFF ビットをユーザーが設定すると、このモードになります。このモードでは、PLL ブロックは無効化されます。これは、システム ノイズ低減と低消費電力動作に有効です。このモードに入る前に、PLLCR レジスタを 0x0000 (PLL バイパス) に設定する必要があります。CPU クロック (CLKIN) は、X1/X2、X1、XCLKIN のいずれかの入力クロックから直接生成されます。0、1
2
3		OSCCLK/4
OSCCLK/2
OSCCLK/1
PLL バイパスPLL バイパスは、電源オン時または外部リセット (XRS) 後のデフォルトの PLL 設定です。このモードは、PLLCR レジスタが 0x0000 に設定された場合、または PLLCR レジスタが変更された後に PLL が新しい周波数にロックされた場合に選択されます。このモードでは、PLL はバイパスされますが、オフにはなりません。0、1
2
3		OSCCLK/4
OSCCLK/2
OSCCLK/1
PLL オンゼロでない値 n を PLLCR レジスタに書き込むことにより、このモードになります。PLLCR に書き込むと、PLL がロックされるまで本デバイスは PLL バイパス モードに切り替わります。0、1
2
3		OSCCLK * n/4
OSCCLK * n/2
OSCCLK * n/1