JAJSGS5Q April 2009 – January 2024 TMS320F28030 , TMS320F28030-Q1 , TMS320F28031 , TMS320F28031-Q1 , TMS320F28032 , TMS320F28032-Q1 , TMS320F28033 , TMS320F28033-Q1 , TMS320F28034 , TMS320F28034-Q1 , TMS320F28035 , TMS320F28035-Q1
PRODUCTION DATA
MCU タイプの多くのデバイスと同様に、メモリおよびペリフェラルと CPU との間でデータを移動するために複数のバスが使われています。このメモリ バス アーキテクチャには、プログラム読み出しバス、データ読み出しバス、データ書き込みバスが含まれます。プログラム読み出しバスは、22 本のアドレス ラインと 32 本のデータ ラインで構成されます。データの読み出し / 書き込みバスは、32 本のアドレス ラインと 32 本のデータ ラインで構成されます。32 ビット幅のデータ バスにより、シングル サイクルの 32 ビット動作が可能です。一般にハーバード バスと呼ばれる複数バス アーキテクチャにより、命令のフェッチ、データ値の読み出し、データ値の書き込みを C28x は 1 サイクルで実行できます。メモリ バスに接続されたすべてのペリフェラルとメモリは、メモリ アクセスを優先します。通常、メモリ バス アクセスの優先度は次のように要約できます。
最高: | データ書き込み | (メモリ バス上では、データとプログラムの書き込みを同時に行うことはできません。) | |
プログラム書き込み | (メモリ バス上では、データとプログラムの書き込みを同時に行うことはできません。) | ||
データ読み取り | |||
プログラム読み取り | (メモリ バス上では、プログラムの読み出しとフェッチを同時に行うことはできません。) | ||
最低: | フェッチ | (メモリ バス上では、プログラムの読み出しとフェッチを同時に行うことはできません。) |