JAJSU33A April   2024  – September 2024 TMS320F28P550SJ , TMS320F28P559SJ-Q1

PRODMIX  

  1.   1
  2. 特長
  3. アプリケーション
  4. 概要
    1. 3.1 機能ブロック図
  5. デバイスの比較
    1. 4.1 関連製品
  6. ピン構成および機能
    1. 5.1 ピン配置図
    2. 5.2 ピン属性
    3. 5.3 信号の説明
      1. 5.3.1 アナログ信号
      2. 5.3.2 デジタル信号
      3. 5.3.3 電源およびグランド
      4. 5.3.4 テスト、JTAG、リセット
    4. 5.4 ピン多重化
      1. 5.4.1 GPIO 多重化ピン
      2. 5.4.2 ADC ピンのデジタル入力 (AIO)
      3. 5.4.3 ADC ピン上のデジタル入出力 (AGPIO)
      4. 5.4.4 GPIO 入力クロスバー
      5. 5.4.5 GPIO 出力クロスバー、CLB クロスバー、CLB 出力クロスバー、ePWM クロスバー
    5. 5.5 内部プルアップおよびプルダウン付きのピン
    6. 5.6 未使用ピンの接続
  7. 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格 - 民生用
    3. 6.3  ESD 定格 - 車載用
    4. 6.4  推奨動作条件
    5. 6.5  消費電力の概略
      1. 6.5.1 システム消費電流 - VREG イネーブル - 内部電源
      2. 6.5.2 システム消費電流 - VREG ディセーブル - 外部電源
      3. 6.5.3 動作モード テストの説明
      4. 6.5.4 消費電流の低減
        1. 6.5.4.1 ペリフェラル ディセーブル時の標準的な電流低減
    6. 6.6  電気的特性
    7. 6.7  5V フェイルセーフ ピンに関する特別な考慮事項
    8. 6.8  PDT パッケージの熱抵抗特性
    9. 6.9  PZ パッケージの熱抵抗特性
    10. 6.10 PNA パッケージの熱抵抗特性
    11. 6.11 PM パッケージの熱抵抗特性
    12. 6.12 RSH パッケージの熱抵抗特性
    13. 6.13 熱設計の検討事項
    14. 6.14 システム
      1. 6.14.1  パワー マネージメント モジュール (PMM)
        1. 6.14.1.1 概要
        2. 6.14.1.2 概要
          1. 6.14.1.2.1 電源レール監視
            1. 6.14.1.2.1.1 I/O POR (パワーオン・リセット) 監視
            2. 6.14.1.2.1.2 I/O BOR (ブラウンアウト・リセット) 監視
            3. 6.14.1.2.1.3 VDD POR (パワーオン・リセット) 監視
          2. 6.14.1.2.2 外部監視回路の使用
          3. 6.14.1.2.3 遅延ブロック
          4. 6.14.1.2.4 内部1.2V LDO 電圧レギュレータ (VREG)
          5. 6.14.1.2.5 VREGENZ
        3. 6.14.1.3 外付け部品
          1. 6.14.1.3.1 デカップリング・コンデンサ
            1. 6.14.1.3.1.1 VDDIO デカップリング
            2. 6.14.1.3.1.2 VDD デカップリング
        4. 6.14.1.4 電源シーケンス
          1. 6.14.1.4.1 電源ピンの一括接続
          2. 6.14.1.4.2 信号ピンの電源シーケンス
          3. 6.14.1.4.3 電源ピンの電源シーケンス
            1. 6.14.1.4.3.1 外部 VREG/VDD モード シーケンス
            2. 6.14.1.4.3.2 内部 VREG/VDD モード シーケンス
            3. 6.14.1.4.3.3 電源シーケンスの概要と違反の影響
            4. 6.14.1.4.3.4 電源スルーレート
        5. 6.14.1.5 パワー マネージメント モジュールの電気的データおよびタイミング
          1. 6.14.1.5.1 パワー マネージメント モジュールの動作条件
          2. 6.14.1.5.2 パワー マネージメント モジュールの特性
      2. 6.14.2  リセット・タイミング
        1. 6.14.2.1 リセット ソース
        2. 6.14.2.2 リセットの電気的データおよびタイミング
          1. 6.14.2.2.1 リセット - XRSn - タイミング要件
          2. 6.14.2.2.2 リセット - XRSn - スイッチング特性
          3. 6.14.2.2.3 リセットのタイミング図
      3. 6.14.3  クロック仕様
        1. 6.14.3.1 クロック・ソース
        2. 6.14.3.2 クロック周波数、要件、および特性
          1. 6.14.3.2.1 入力クロック周波数およびタイミング要件、PLL ロック時間
            1. 6.14.3.2.1.1 入力クロック周波数
            2. 6.14.3.2.1.2 XTAL 発振器の特性
            3. 6.14.3.2.1.3 外部クロック ソース (水晶振動子ではない) 使用時の X1 入力レベルの特性
            4. 6.14.3.2.1.4 X1 のタイミング要件
            5. 6.14.3.2.1.5 AUXCLKIN のタイミング要件
            6. 6.14.3.2.1.6 APLL 特性
            7. 6.14.3.2.1.7 XCLKOUT のスイッチング特性 - PLL バイパスまたはイネーブル
            8. 6.14.3.2.1.8 内部クロック周波数
        3. 6.14.3.3 入力クロックおよび PLL
        4. 6.14.3.4 XTAL 発振器
          1. 6.14.3.4.1 はじめに
          2. 6.14.3.4.2 概要
            1. 6.14.3.4.2.1 電気発振回路
              1. 6.14.3.4.2.1.1 動作モード
                1. 6.14.3.4.2.1.1.1 水晶動作モード
                2. 6.14.3.4.2.1.1.2 シングルエンド動作モード
              2. 6.14.3.4.2.1.2 XCLKOUT での XTAL 出力
            2. 6.14.3.4.2.2 水晶振動子
            3. 6.14.3.4.2.3 GPIO 動作モード
          3. 6.14.3.4.3 機能動作
            1. 6.14.3.4.3.1 ESR – 等価直列抵抗
            2. 6.14.3.4.3.2 Rneg – 負性抵抗
            3. 6.14.3.4.3.3 起動時間
              1. 6.14.3.4.3.3.1 X1 / X2 事前条件
            4. 6.14.3.4.3.4 DL – 励振レベル
          4. 6.14.3.4.4 水晶振動子の選択方法
          5. 6.14.3.4.5 テスト
          6. 6.14.3.4.6 一般的な問題とデバッグのヒント
          7. 6.14.3.4.7 水晶発振回路の仕様
            1. 6.14.3.4.7.1 水晶発振器の電気的特性
            2. 6.14.3.4.7.2 水晶振動子の等価直列抵抗 (ESR) 要件
            3. 6.14.3.4.7.3 水晶発振器のパラメータ
        5. 6.14.3.5 内部発振器
          1. 6.14.3.5.1 INTOSC 特性
      4. 6.14.4  フラッシュ パラメータ
        1. 6.14.4.1 フラッシュ パラメータ 
      5. 6.14.5  RAM の仕様
      6. 6.14.6  ROM の仕様
      7. 6.14.7  エミュレーション / JTAG
        1. 6.14.7.1 JTAG の電気的データおよびタイミング
          1. 6.14.7.1.1 JTAG のタイミング要件
          2. 6.14.7.1.2 JTAG スイッチング特性
          3. 6.14.7.1.3 JTAG のタイミング図
        2. 6.14.7.2 cJTAG の電気的データおよびタイミング
          1. 6.14.7.2.1 cJTAG のタイミング要件
          2. 6.14.7.2.2 cJTAG のスイッチング特性
          3. 6.14.7.2.3 cJTAG のタイミング図
      8. 6.14.8  GPIO の電気的データおよびタイミング
        1. 6.14.8.1 GPIO - 出力タイミング
          1. 6.14.8.1.1 汎用出力のスイッチング特性
          2. 6.14.8.1.2 汎用出力のタイミング図
        2. 6.14.8.2 GPIO - 入力タイミング
          1. 6.14.8.2.1 汎用入力のタイミング要件
          2. 6.14.8.2.2 サンプリング・モード
        3. 6.14.8.3 入力信号のサンプリング・ウィンドウ幅
      9. 6.14.9  割り込み
        1. 6.14.9.1 外部割り込み (XINT) の電気的データおよびタイミング
          1. 6.14.9.1.1 外部割り込みのタイミング要件
          2. 6.14.9.1.2 外部割り込みのスイッチング特性
          3. 6.14.9.1.3 外部割り込みのタイミング
      10. 6.14.10 低消費電力モード
        1. 6.14.10.1 クロック・ゲーティング低消費電力モード
        2. 6.14.10.2 低消費電力モードのウェークアップ タイミング
          1. 6.14.10.2.1 アイドル モードのタイミング要件
          2. 6.14.10.2.2 アイドル モードのスイッチング特性
          3. 6.14.10.2.3 IDLE 開始および終了タイミング図
          4. 6.14.10.2.4 スタンバイ モードのタイミング要件
          5. 6.14.10.2.5 スタンバイ モードのスイッチング特性
          6. 6.14.10.2.6 STANDBY の開始 / 終了タイミング図
          7. 6.14.10.2.7 ホールト モードのタイミング要件
          8. 6.14.10.2.8 ホールト モードのスイッチング特性
          9. 6.14.10.2.9 HALT 開始および終了タイミング図
    15. 6.15 アナログ ペリフェラル
      1. 6.15.1 ブロック図
      2. 6.15.2 アナログ ピンと内部接続
      3. 6.15.3 アナログ信号の説明
      4. 6.15.4 A/D コンバータ (ADC)
        1. 6.15.4.1 ADC の構成可能性
          1. 6.15.4.1.1 信号モード
        2. 6.15.4.2 ADC の電気的データおよびタイミング
          1. 6.15.4.2.1 ADC の動作条件
          2. 6.15.4.2.2 ADC 特性
          3. 6.15.4.2.3 ‌ADC の INL と DNL
          4. 6.15.4.2.4 ピンごとの ADC 性能
          5. 6.15.4.2.5 ADC 入力モデル
          6. 6.15.4.2.6 ADC のタイミング図
      5. 6.15.5 温度センサ
        1. 6.15.5.1 温度センサの電気的データおよびタイミング
          1. 6.15.5.1.1 温度センサの特性
      6. 6.15.6 コンパレータ・サブシステム (CMPSS)
        1. 6.15.6.1 CMPx_DACL
        2. 6.15.6.2 CMPSS 接続図
        3. 6.15.6.3 ブロック図
        4. 6.15.6.4 CMPSS の電気的データおよびタイミング
          1. 6.15.6.4.1 CMPSS コンパレータの電気的特性
          2.        CMPSS コンパレータの入力換算オフセットとヒステリシス
          3. 6.15.6.4.2 CMPSS DAC の静的電気特性
          4. 6.15.6.4.3 CMPSS の説明用グラフ
          5. 6.15.6.4.4 CMPx_DACL のバッファ付き出力の動作条件
          6. 6.15.6.4.5 CMPx_DACL のバッファ付き出力の電気的特性
      7. 6.15.7 バッファ付き D/A コンバータ (DAC)
        1. 6.15.7.1 バッファ付き DAC の電気的データおよびタイミング
          1. 6.15.7.1.1 バッファ付き DAC の動作条件
          2. 6.15.7.1.2 バッファ付き DAC の電気的特性
      8. 6.15.8 プログラマブル ゲイン アンプ (PGA)
        1. 6.15.8.1 PGA の電気的データおよびタイミング
          1. 6.15.8.1.1 PGA の動作条件
          2. 6.15.8.1.2 PGA 特性
    16. 6.16 制御ペリフェラル
      1. 6.16.1 拡張パルス幅変調器 (ePWM)
        1. 6.16.1.1 制御ペリフェラルの同期
        2. 6.16.1.2 ePWM の電気的データおよびタイミング
          1. 6.16.1.2.1 ePWM のタイミング要件
          2. 6.16.1.2.2 ePWM のスイッチング特性
          3. 6.16.1.2.3 トリップ ゾーン入力のタイミング
            1. 6.16.1.2.3.1 トリップ ゾーン入力のタイミング要件
            2. 6.16.1.2.3.2 PWM ハイ インピーダンス特性のタイミング図
      2. 6.16.2 高分解能パルス幅変調器 (HRPWM)
        1. 6.16.2.1 HRPWM の電気的データおよびタイミング
          1. 6.16.2.1.1 高分解能 PWM の特性
      3. 6.16.3 外部 ADC 変換開始の電気的データおよびタイミング
        1. 6.16.3.1 外部 ADC 変換開始のスイッチング特性
        2. 6.16.3.2 ADCSOCAO または ADCSOCBO のタイミング図
      4. 6.16.4 拡張キャプチャ (eCAP)
        1. 6.16.4.1 eCAP のブロック図
        2. 6.16.4.2 eCAP の同期
        3. 6.16.4.3 eCAP の電気的データおよびタイミング
          1. 6.16.4.3.1 eCAP のタイミング要件
          2. 6.16.4.3.2 eCAP のスイッチング特性
      5. 6.16.5 拡張直交エンコーダ・パルス (eQEP)
        1. 6.16.5.1 eQEP の電気的データおよびタイミング
          1. 6.16.5.1.1 eQEP のタイミング要件
          2. 6.16.5.1.2 eQEP のスイッチング特性
    17. 6.17 通信ペリフェラル
      1. 6.17.1 モジュラー・コントローラ・エリア・ネットワーク (MCAN)
      2. 6.17.2 I2C (Inter-Integrated Circuit)
        1. 6.17.2.1 I2C の電気的データおよびタイミング
          1. 6.17.2.1.1 I2C のタイミング要件
          2. 6.17.2.1.2 I2C のスイッチング特性
          3. 6.17.2.1.3 I2C のタイミング図
      3. 6.17.3 PMBus (Power Management Bus) インターフェイス
        1. 6.17.3.1 PMBus の電気的データおよびタイミング
          1. 6.17.3.1.1 PMBus の電気的特性
          2. 6.17.3.1.2 PMBus ファスト プラス モードのスイッチング特性
          3. 6.17.3.1.3 PMBus ファスト モードのスイッチング特性
          4. 6.17.3.1.4 PMBus スタンダード モードのスイッチング特性
      4. 6.17.4 シリアル通信インターフェイス (SCI)
      5. 6.17.5 シリアル・ペリフェラル・インターフェイス (SPI)
        1. 6.17.5.1 SPI コントローラ・モードのタイミング
          1. 6.17.5.1.1 SPI コントローラ モードのタイミング要件
          2. 6.17.5.1.2 SPI コントローラ モードのスイッチング特性 - クロック位相 0
          3. 6.17.5.1.3 SPI コントローラ モードのスイッチング特性 - クロック位相 1
          4. 6.17.5.1.4 SPI コントローラ・モードのタイミング図
        2. 6.17.5.2 SPI ペリフェラル・モードのタイミング
          1. 6.17.5.2.1 SPI ペリフェラル モードのタイミング要件
          2. 6.17.5.2.2 SPI ペリフェラル モードのスイッチング特性
          3. 6.17.5.2.3 SPI ペリフェラル・モードのタイミング図
      6. 6.17.6 LIN (Local Interconnect Network)
      7. 6.17.7 高速シリアル インターフェイス (FSI)
        1. 6.17.7.1 FSI トランスミッタ
          1. 6.17.7.1.1 FSITX の電気的データおよびタイミング
            1. 6.17.7.1.1.1 FSITX スイッチング特性
            2. 6.17.7.1.1.2 FSITX タイミング
        2. 6.17.7.2 FSI レシーバ
          1. 6.17.7.2.1 FSIRX の電気的データおよびタイミング
            1. 6.17.7.2.1.1 FSIRX のタイミング要件
            2. 6.17.7.2.1.2 FSIRX スイッチング特性
            3. 6.17.7.2.1.3 FSIRX タイミング
        3. 6.17.7.3 FSI SPI 互換モード
          1. 6.17.7.3.1 FSITX SPI 信号モードの電気的データおよびタイミング
            1. 6.17.7.3.1.1 FSITX SPI 信号モードのスイッチング特性
            2. 6.17.7.3.1.2 FSITX SPI 信号モードのタイミング
      8. 6.17.8 ユニバーサル シリアル バス (USB)
        1. 6.17.8.1 USB の電気的データおよびタイミング
          1. 6.17.8.1.1 USB 入力ポート DP および DM のタイミング要件
          2. 6.17.8.1.2 USB 出力ポート DP および DM スイッチング特性
  8. 詳細説明
    1. 7.1  概要
    2. 7.2  機能ブロック図
    3. 7.3  メモリ
      1. 7.3.1 メモリ マップ
        1. 7.3.1.1 専用 RAM (Mx RAM)
        2. 7.3.1.2 ローカル共有 RAM (LSx RAM)
        3. 7.3.1.3 グローバル共有 RAM (GSx RAM)
        4. 7.3.1.4 メッセージ RAM
      2. 7.3.2 制御補償器アクセラレータ (CLA) メモリ マップ
      3. 7.3.3 フラッシュ メモリ マップ
        1. 7.3.3.1 フラッシュ セクタのアドレス
      4. 7.3.4 ペリフェラル・レジスタのメモリ・マップ
    4. 7.4  識別
    5. 7.5  バス アーキテクチャ – ペリフェラル コネクティビティ
    6. 7.6  C28x プロセッサ
      1. 7.6.1 浮動小数点演算ユニット (FPU)
      2. 7.6.2 三角関数演算ユニット (TMU)
      3. 7.6.3 VCRC ユニット
    7. 7.7  制御補償器アクセラレータ (CLA)
    8. 7.8  組み込みのリアルタイム解析および診断 (ERAD)
    9. 7.9  ダイレクト メモリ アクセス (DMA)
    10. 7.10 デバイス ブート モード
      1. 7.10.1 デバイス ブートの構成
        1. 7.10.1.1 ブート モード ピンの構成
        2. 7.10.1.2 ブート モード テーブル オプションの設定
      2. 7.10.2 GPIO の割り当て
    11. 7.11 セキュリティ
      1. 7.11.1 チップの境界の保護
        1. 7.11.1.1 JTAGLOCK
        2. 7.11.1.2 ゼロピン・ブート
      2. 7.11.2 デュアル ゾーン セキュリティ
      3. 7.11.3 免責事項
    12. 7.12 ウォッチドッグ
    13. 7.13 C28x タイマ
    14. 7.14 デュアル・クロック・コンパレータ (DCC)
      1. 7.14.1 特長
      2. 7.14.2 DCCx クロック ソース入力のマッピング
    15. 7.15 構成可能ロジック ブロック (CLB)
  9. リファレンス デザイン
  10. デバイスおよびドキュメントのサポート
    1. 9.1 デバイスの命名規則
    2. 9.2 マーキング
    3. 9.3 ツールとソフトウェア
    4. 9.4 ドキュメントのサポート
    5. 9.5 サポート・リソース
    6. 9.6 商標
    7. 9.7 静電気放電に関する注意事項
    8. 9.8 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 付録:パッケージ オプション
    2.     テープおよびリール情報
    3.     トレイ

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ(パッケージ|ピン)
  • PNA|80
  • PZ|100
  • PTF|128
  • PDT|128
サーマルパッド・メカニカル・データ

アナログ信号

表 5-2 アナログ信号
信号名ピンの種類説明128 PDT100 PZ80 PNA64 PM56 RSH
A0IADC-A 入力 03023191513
A1IADC-A 入力 12922181412
A2IADC-A 入力 221171397
A3IADC-A 入力 320181286
A4IADC-A 入力 44236272321
A5IADC-A 入力 52835171311
A6IADC-A 入力 61814106
A7IADC-A 入力 73731231917
A8IADC-A 入力 83937242018
A9IADC-A 入力 94838282422
A10IADC-A 入力 105040292523
A11IADC-A 入力 112720161210
A12IADC-A 入力 123528221816
A13IADC-A 入力 1333、3426、27211715
A14IADC-A 入力 14261915119
A15IADC-A 入力 152214108
A16IADC-A 入力 1621423
A17IADC-A 入力 176048332724
A18IADC-A 入力 186149342825
A19IADC-A 入力 196250352926
A20IADC-A 入力 206351363027
A24IADC-A 入力 246452373128
A25IADC-A 入力 256755403431
A26IADC-A 入力 2624
A27IADC-A 入力 2744
A28IADC-A 入力 2847
AIO208Iデジタル入力 208 に使用されるアナログ ピン23
AIO209Iデジタル入力 209 に使用されるアナログ ピン24
AIO210Iデジタル入力 210 に使用されるアナログ ピン25
AIO225Iデジタル入力 225 に使用されるアナログ ピン4236272321
AIO226Iデジタル入力 226 に使用されるアナログ ピン43
AIO227Iデジタル入力 227 に使用されるアナログ ピン44
AIO228Iデジタル入力 228 に使用されるアナログ ピン45
AIO229Iデジタル入力 229 に使用されるアナログ ピン18
AIO231Iデジタル入力 231 に使用されるアナログ ピン3023191513
AIO232Iデジタル入力 232 に使用されるアナログ ピン2922181412
AIO233Iデジタル入力 233 に使用されるアナログ ピン2214108
AIO234Iデジタル入力 234 に使用されるアナログ ピン31、3224、25201614
AIO235Iデジタル入力 235 に使用されるアナログ ピン33、3426、27211715
AIO237Iデジタル入力 237 に使用されるアナログ ピン2720161210
AIO238Iデジタル入力 238 に使用されるアナログ ピン3528221816
AIO239Iデジタル入力 239 に使用されるアナログ ピン261915119
AIO240Iデジタル入力 240 に使用されるアナログ ピン37
AIO241Iデジタル入力 241 に使用されるアナログ ピン39242018
AIO242Iデジタル入力 242 に使用されるアナログ ピン46
AIO243Iデジタル入力 243 に使用されるアナログ ピン47
AIO244Iデジタル入力 244 に使用されるアナログ ピン2821171311
AIO245Iデジタル入力 245 に使用されるアナログ ピン3731231917
AIO248Iデジタル入力 248 に使用されるアナログ ピン3529221816
AIO249Iデジタル入力 249 に使用されるアナログ ピン35
AIO251Iデジタル入力 251 に使用されるアナログ ピン3630
AIO252Iデジタル入力 252 に使用されるアナログ ピン3832
AIO253Iデジタル入力 253 に使用されるアナログ ピン23
B0IADC-B 入力 03941242018
B1IADC-B 入力 15040292523
B2IADC-B 入力 21915117
B3IADC-B 入力 320161286
B4IADC-B 入力 44939282422
B5IADC-B 入力 53832
B6IADC-B 入力 621171397
B7IADC-B 入力 72922181412
B8IADC-B 入力 84236272321
B9IADC-B 入力 9221814108
B10IADC-B 入力 102720161210
B11IADC-B 入力 113630
B12IADC-B 入力 122821171311
B13IADC-B 入力 1333、3426、27211715
B14IADC-B 入力 14261915119
B15IADC-B 入力 153023191513
B16IADC-B 入力 1621423
B17IADC-B 入力 176048332724
B18IADC-B 入力 186149342825
B19IADC-B 入力 196250352926
B20IADC-B 入力 206351363027
B24IADC-B 入力 246553383229
B25IADC-B 入力 256856413532
B26IADC-B 入力 2625
B27IADC-B 入力 2745
B30IADC-B 入力 303731231917
C0IADC-C 入力 02720161210
C1IADC-C 入力 13529221816
C2IADC-C 入力 22821171311
C3IADC-C 入力 33731231917
C4IADC-C 入力 4261915119
C5IADC-C 入力 520281286
C6IADC-C 入力 61915117
C7IADC-C 入力 7221814108
C8IADC-C 入力 84939282422
C9IADC-C 入力 921171397
C10IADC-C 入力 105040292523
C11IADC-C 入力 113941242018
C13IADC-C 入力 1333、3426、27211715
C14IADC-C 入力 144242272321
C15IADC-C 入力 153023191513
C16IADC-C 入力 1621423
C17IADC-C 入力 176048332724
C18IADC-C 入力 186149342825
C19IADC-C 入力 196250352926
C20IADC-C 入力 206351363027
C24IADC-C 入力 246654393330
C25IADC-C 入力 2523
C26IADC-C 入力 2643
C27IADC-C 入力 2746
CMP1_DACLICMPSS-1 低 DAC 出力2922181412
CMP1_HN0ICMPSS-1 ハイ コンパレータ負入力 02214108
CMP1_HN1ICMPSS-1 ハイ コンパレータ負入力 12720161210
CMP1_HP0ICMPSS-1 ハイ コンパレータ正入力 021171397
CMP1_HP1ICMPSS-1 ハイ コンパレータ正入力 12720161210
CMP1_HP2ICMPSS-1 ハイ コンパレータ正入力 21814106
CMP1_HP3ICMPSS-1 ハイ コンパレータ正入力 32214108
CMP1_HP4ICMPSS-1 ハイ コンパレータ正入力 42922181412
CMP1_HP5ICMPSS-1 ハイ コンパレータ正入力 53832
CMP1_LN0ICMPSS-1 ロー コンパレータ負入力 02214108
CMP1_LN1ICMPSS-1 ロー コンパレータ負入力 12720161210
CMP1_LP0ICMPSS-1 ロー コンパレータ正入力 021171397
CMP1_LP1ICMPSS-1 ロー コンパレータ正入力 12720161210
CMP1_LP2ICMPSS-1 ロー コンパレータ正入力 21814106
CMP1_LP3ICMPSS-1 ロー コンパレータ正入力 32214108
CMP1_LP4ICMPSS-1 ロー コンパレータ正入力 42922181412
CMP1_LP5ICMPSS-1 ロー コンパレータ正入力 53832
CMP2_HN0ICMPSS-2 ハイ コンパレータ負入力 05040292523
CMP2_HN1ICMPSS-2 ハイ コンパレータ負入力 13528221816
CMP2_HP0ICMPSS-2 ハイ コンパレータ正入力 04236272321
CMP2_HP1ICMPSS-2 ハイ コンパレータ正入力 13528221816
CMP2_HP2ICMPSS-2 ハイ コンパレータ正入力 24838282422
CMP2_HP3ICMPSS-2 ハイ コンパレータ正入力 35040、41292523
CMP2_HP5ICMPSS-2 ハイ コンパレータ正入力 52835171311
CMP2_LN0ICMPSS-2 ロー コンパレータ負入力 05040292523
CMP2_LN1ICMPSS-2 ロー コンパレータ負入力 13528221816
CMP2_LP0ICMPSS-2 ロー コンパレータ正入力 04236272321
CMP2_LP1ICMPSS-2 ロー コンパレータ正入力 13528221816
CMP2_LP2ICMPSS-2 ロー コンパレータ正入力 24838282422
CMP2_LP3ICMPSS-2 ロー コンパレータ正入力 35040、41292523
CMP2_LP5ICMPSS-2 ロー コンパレータ正入力 52835171311
CMP3_HN0ICMPSS-3 ハイ コンパレータ負入力 020161286
CMP3_HN1ICMPSS-3 ハイ コンパレータ負入力 12821171311
CMP3_HP0ICMPSS-3 ハイ コンパレータ正入力 01915117
CMP3_HP1ICMPSS-3 ハイ コンパレータ正入力 12821171311
CMP3_HP2ICMPSS-3 ハイ コンパレータ正入力 23023191513
CMP3_HP3ICMPSS-3 ハイ コンパレータ正入力 320161286
CMP3_HP4ICMPSS-3 ハイ コンパレータ正入力 4261915119
CMP3_HP5ICMPSS-3 ハイ コンパレータ正入力 520181286
CMP3_LN0ICMPSS-3 ロー コンパレータ負入力 020161286
CMP3_LN1ICMPSS-3 ロー コンパレータ負入力 12821171311
CMP3_LP0ICMPSS-3 ロー コンパレータ正入力 01915117
CMP3_LP1ICMPSS-3 ロー コンパレータ正入力 12821171311
CMP3_LP2ICMPSS-3 ロー コンパレータ正入力 23023191513
CMP3_LP3ICMPSS-3 ロー コンパレータ正入力 320161286
CMP3_LP4ICMPSS-3 ロー コンパレータ正入力 4261915119
CMP3_LP5ICMPSS-3 ロー コンパレータ正入力 520181286
CMP4_HN0ICMPSS-4 ハイ コンパレータ負入力 04242272321
CMP4_HN1ICMPSS-4 ハイ コンパレータ負入力 13731231917
CMP4_HP0ICMPSS-4 ハイ コンパレータ正入力 04939282422
CMP4_HP1ICMPSS-4 ハイ コンパレータ正入力 13731231917
CMP4_HP2ICMPSS-4 ハイ コンパレータ正入力 23529221816
CMP4_HP3ICMPSS-4 ハイ コンパレータ正入力 34242272321
CMP4_HP4ICMPSS-4 ハイ コンパレータ正入力 43937242018
CMP4_HP5ICMPSS-4 ハイ コンパレータ正入力 53630
CMP4_LN0ICMPSS-4 ロー コンパレータ負入力 04242272321
CMP4_LN1ICMPSS-4 ロー コンパレータ負入力 13731231917
CMP4_LP0ICMPSS-4 ロー コンパレータ正入力 04939282422
CMP4_LP1ICMPSS-4 ロー コンパレータ正入力 13731231917
CMP4_LP2ICMPSS-4 ロー コンパレータ正入力 23529221816
CMP4_LP3ICMPSS-4 ロー コンパレータ正入力 34242272321
CMP4_LP4ICMPSS-4 ロー コンパレータ正入力 43937242018
CMP4_LP5ICMPSS-4 ロー コンパレータ正入力 53630
D0IADC-D 入力 06452373128
D1IADC-D 入力 16553383229
D2IADC-D 入力 26654393330
D3IADC-D 入力 36755403431
D4IADC-D 入力 46856413532
D5IADC-D 入力 523
D6IADC-D 入力 624
D7IADC-D 入力 725
D8IADC-D 入力 843
D9IADC-D 入力 944
D10IADC-D 入力 1045
D11IADC-D 入力 112922181412
D12IADC-D 入力 123731231917
D13IADC-D 入力 1333、3426、27211715
D14IADC-D 入力 141814106
D15IADC-D 入力 153832
D16IADC-D 入力 163630
D18IADC-D 入力 1846
D19IADC-D 入力 1947
D20IADC-D 入力 2031、3224、25201614
DACA_OUTOバッファ付き DAC-A 出力。3023191513
E0IADC-E 入力 06452373128
E1IADC-E 入力 16553383229
E2IADC-E 入力 26654393330
E3IADC-E 入力 36755403431
E4IADC-E 入力 46856413532
E5IADC-E 入力 523
E6IADC-E 入力 624
E7IADC-E 入力 725
E8IADC-E 入力 843
E9IADC-E 入力 944
E10IADC-E 入力 1045
E11IADC-E 入力 113529221816
E12IADC-E 入力 121915117
E13IADC-E 入力 1333、3426、27211715
E14IADC-E 入力 141814106
E15IADC-E 入力 153832
E16IADC-E 入力 163630
E18IADC-E 入力 1846
E19IADC-E 入力 1947
E20IADC-E 入力 2031、3224、25201614
E30IADC-E 入力 303731231917
PGA1_INMIPGA-1 負221814108
PGA1_INPIPGA-1 正21171397
PGA1_OUTOPGA-1 出力261915119
PGA2_INMIPGA-2 負2821171311
PGA2_INPIPGA-2 正20161286
PGA2_OUTOPGA-2 出力2720161210
PGA3_INMIPGA-3 負3630231917
PGA3_INPIPGA-3 正3529221816
PGA3_OUTOPGA-3 出力3832242018
VREFHI(1)IADC の高い基準電圧。外部リファレンス モードでは、高い側のリファレンス電圧を外部からこのピンに印加します。内部リファレンス モードでは、デバイスによってこのピンに電圧が駆動されます。いずれのモードでも、2.2μF 以上のコンデンサをこのピンに配置する。このコンデンサは、VREFHI ピンと VREFLO ピンの間で、できるだけデバイスに近い場所に配置する必要がある。31、3224、25201614
VREFLO(2)IADC の低い基準電圧33、3426、27211715
128-PDT パッケージでは、VREFHI はピン 31 と 32 に割り当てられます。これらのピンは PCB レベルで互いに接続されている必要があります。100-PZ パッケージでは、VREFHI はピン 24 と 25 に割り当てられます。これらのピンは PCB レベルで互いに接続されている必要があります。
128-PDT パッケージでは、VREFLO はピン 33 と 34 に割り当てられます。これらのピンは PCB レベルで互いに接続されている必要があります。100-PZ パッケージでは、VREFLO はピン 26 と 27 に割り当てられます。これらのピンは PCB レベルで互いに接続されている必要があります。