JAJSU33A April   2024  – September 2024 TMS320F28P550SJ , TMS320F28P559SJ-Q1

PRODMIX  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 ピン構成および機能
    1. 5.1 ピン配置図
    2. 5.2 ピン属性
    3. 5.3 信号の説明
      1. 5.3.1 アナログ信号
      2. 5.3.2 デジタル信号
      3. 5.3.3 電源およびグランド
      4. 5.3.4 テスト、JTAG、リセット
    4. 5.4 ピン多重化
      1. 5.4.1 GPIO 多重化ピン
      2. 5.4.2 ADC ピンのデジタル入力 (AIO)
      3. 5.4.3 ADC ピン上のデジタル入出力 (AGPIO)
      4. 5.4.4 GPIO 入力クロスバー
      5. 5.4.5 GPIO 出力クロスバー、CLB クロスバー、CLB 出力クロスバー、ePWM クロスバー
    5. 5.5 内部プルアップおよびプルダウン付きのピン
    6. 5.6 未使用ピンの接続
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格 - 民生用
    3. 6.3  ESD 定格 - 車載用
    4. 6.4  推奨動作条件
    5. 6.5  消費電力の概略
      1. 6.5.1 システム消費電流 - VREG イネーブル - 内部電源
      2. 6.5.2 システム消費電流 - VREG ディセーブル - 外部電源
      3. 6.5.3 動作モード テストの説明
      4. 6.5.4 消費電流の低減
        1. 6.5.4.1 ペリフェラル ディセーブル時の標準的な電流低減
    6. 6.6  電気的特性
    7. 6.7  5V フェイルセーフ ピンに関する特別な考慮事項
    8. 6.8  PDT パッケージの熱抵抗特性
    9. 6.9  PZ パッケージの熱抵抗特性
    10. 6.10 PNA パッケージの熱抵抗特性
    11. 6.11 PM パッケージの熱抵抗特性
    12. 6.12 RSH パッケージの熱抵抗特性
    13. 6.13 熱設計の検討事項
    14. 6.14 システム
      1. 6.14.1  パワー マネージメント モジュール (PMM)
        1. 6.14.1.1 概要
        2. 6.14.1.2 概要
          1. 6.14.1.2.1 電源レール監視
            1. 6.14.1.2.1.1 I/O POR (パワーオン・リセット) 監視
            2. 6.14.1.2.1.2 I/O BOR (ブラウンアウト・リセット) 監視
            3. 6.14.1.2.1.3 VDD POR (パワーオン・リセット) 監視
          2. 6.14.1.2.2 外部監視回路の使用
          3. 6.14.1.2.3 遅延ブロック
          4. 6.14.1.2.4 内部1.2V LDO 電圧レギュレータ (VREG)
          5. 6.14.1.2.5 VREGENZ
        3. 6.14.1.3 外付け部品
          1. 6.14.1.3.1 デカップリング・コンデンサ
            1. 6.14.1.3.1.1 VDDIO デカップリング
            2. 6.14.1.3.1.2 VDD デカップリング
        4. 6.14.1.4 電源シーケンス
          1. 6.14.1.4.1 電源ピンの一括接続
          2. 6.14.1.4.2 信号ピンの電源シーケンス
          3. 6.14.1.4.3 電源ピンの電源シーケンス
            1. 6.14.1.4.3.1 外部 VREG/VDD モード シーケンス
            2. 6.14.1.4.3.2 内部 VREG/VDD モード シーケンス
            3. 6.14.1.4.3.3 電源シーケンスの概要と違反の影響
            4. 6.14.1.4.3.4 電源スルーレート
        5. 6.14.1.5 パワー マネージメント モジュールの電気的データおよびタイミング
          1. 6.14.1.5.1 パワー マネージメント モジュールの動作条件
          2. 6.14.1.5.2 パワー マネージメント モジュールの特性
      2. 6.14.2  リセット・タイミング
        1. 6.14.2.1 リセット ソース
        2. 6.14.2.2 リセットの電気的データおよびタイミング
          1. 6.14.2.2.1 リセット - XRSn - タイミング要件
          2. 6.14.2.2.2 リセット - XRSn - スイッチング特性
          3. 6.14.2.2.3 リセットのタイミング図
      3. 6.14.3  クロック仕様
        1. 6.14.3.1 クロック・ソース
        2. 6.14.3.2 クロック周波数、要件、および特性
          1. 6.14.3.2.1 入力クロック周波数およびタイミング要件、PLL ロック時間
            1. 6.14.3.2.1.1 入力クロック周波数
            2. 6.14.3.2.1.2 XTAL 発振器の特性
            3. 6.14.3.2.1.3 外部クロック ソース (水晶振動子ではない) 使用時の X1 入力レベルの特性
            4. 6.14.3.2.1.4 X1 のタイミング要件
            5. 6.14.3.2.1.5 AUXCLKIN のタイミング要件
            6. 6.14.3.2.1.6 APLL 特性
            7. 6.14.3.2.1.7 XCLKOUT のスイッチング特性 - PLL バイパスまたはイネーブル
            8. 6.14.3.2.1.8 内部クロック周波数
        3. 6.14.3.3 入力クロックおよび PLL
        4. 6.14.3.4 XTAL 発振器
          1. 6.14.3.4.1 はじめに
          2. 6.14.3.4.2 概要
            1. 6.14.3.4.2.1 電気発振回路
              1. 6.14.3.4.2.1.1 動作モード
                1. 6.14.3.4.2.1.1.1 水晶動作モード
                2. 6.14.3.4.2.1.1.2 シングルエンド動作モード
              2. 6.14.3.4.2.1.2 XCLKOUT での XTAL 出力
            2. 6.14.3.4.2.2 水晶振動子
            3. 6.14.3.4.2.3 GPIO 動作モード
          3. 6.14.3.4.3 機能動作
            1. 6.14.3.4.3.1 ESR – 等価直列抵抗
            2. 6.14.3.4.3.2 Rneg – 負性抵抗
            3. 6.14.3.4.3.3 起動時間
              1. 6.14.3.4.3.3.1 X1 / X2 事前条件
            4. 6.14.3.4.3.4 DL – 励振レベル
          4. 6.14.3.4.4 水晶振動子の選択方法
          5. 6.14.3.4.5 テスト
          6. 6.14.3.4.6 一般的な問題とデバッグのヒント
          7. 6.14.3.4.7 水晶発振回路の仕様
            1. 6.14.3.4.7.1 水晶発振器の電気的特性
            2. 6.14.3.4.7.2 水晶振動子の等価直列抵抗 (ESR) 要件
            3. 6.14.3.4.7.3 水晶発振器のパラメータ
        5. 6.14.3.5 内部発振器
          1. 6.14.3.5.1 INTOSC 特性
      4. 6.14.4  フラッシュ パラメータ
        1. 6.14.4.1 フラッシュ パラメータ 
      5. 6.14.5  RAM の仕様
      6. 6.14.6  ROM の仕様
      7. 6.14.7  エミュレーション / JTAG
        1. 6.14.7.1 JTAG の電気的データおよびタイミング
          1. 6.14.7.1.1 JTAG のタイミング要件
          2. 6.14.7.1.2 JTAG スイッチング特性
          3. 6.14.7.1.3 JTAG のタイミング図
        2. 6.14.7.2 cJTAG の電気的データおよびタイミング
          1. 6.14.7.2.1 cJTAG のタイミング要件
          2. 6.14.7.2.2 cJTAG のスイッチング特性
          3. 6.14.7.2.3 cJTAG のタイミング図
      8. 6.14.8  GPIO の電気的データおよびタイミング
        1. 6.14.8.1 GPIO - 出力タイミング
          1. 6.14.8.1.1 汎用出力のスイッチング特性
          2. 6.14.8.1.2 汎用出力のタイミング図
        2. 6.14.8.2 GPIO - 入力タイミング
          1. 6.14.8.2.1 汎用入力のタイミング要件
          2. 6.14.8.2.2 サンプリング・モード
        3. 6.14.8.3 入力信号のサンプリング・ウィンドウ幅
      9. 6.14.9  割り込み
        1. 6.14.9.1 外部割り込み (XINT) の電気的データおよびタイミング
          1. 6.14.9.1.1 外部割り込みのタイミング要件
          2. 6.14.9.1.2 外部割り込みのスイッチング特性
          3. 6.14.9.1.3 外部割り込みのタイミング
      10. 6.14.10 低消費電力モード
        1. 6.14.10.1 クロック・ゲーティング低消費電力モード
        2. 6.14.10.2 低消費電力モードのウェークアップ タイミング
          1. 6.14.10.2.1 アイドル モードのタイミング要件
          2. 6.14.10.2.2 アイドル モードのスイッチング特性
          3. 6.14.10.2.3 IDLE 開始および終了タイミング図
          4. 6.14.10.2.4 スタンバイ モードのタイミング要件
          5. 6.14.10.2.5 スタンバイ モードのスイッチング特性
          6. 6.14.10.2.6 STANDBY の開始 / 終了タイミング図
          7. 6.14.10.2.7 ホールト モードのタイミング要件
          8. 6.14.10.2.8 ホールト モードのスイッチング特性
          9. 6.14.10.2.9 HALT 開始および終了タイミング図
    15. 6.15 アナログ ペリフェラル
      1. 6.15.1 ブロック図
      2. 6.15.2 アナログ ピンと内部接続
      3. 6.15.3 アナログ信号の説明
      4. 6.15.4 A/D コンバータ (ADC)
        1. 6.15.4.1 ADC の構成可能性
          1. 6.15.4.1.1 信号モード
        2. 6.15.4.2 ADC の電気的データおよびタイミング
          1. 6.15.4.2.1 ADC の動作条件
          2. 6.15.4.2.2 ADC 特性
          3. 6.15.4.2.3 ‌ADC の INL と DNL
          4. 6.15.4.2.4 ピンごとの ADC 性能
          5. 6.15.4.2.5 ADC 入力モデル
          6. 6.15.4.2.6 ADC のタイミング図
      5. 6.15.5 温度センサ
        1. 6.15.5.1 温度センサの電気的データおよびタイミング
          1. 6.15.5.1.1 温度センサの特性
      6. 6.15.6 コンパレータ・サブシステム (CMPSS)
        1. 6.15.6.1 CMPx_DACL
        2. 6.15.6.2 CMPSS 接続図
        3. 6.15.6.3 ブロック図
        4. 6.15.6.4 CMPSS の電気的データおよびタイミング
          1. 6.15.6.4.1 CMPSS コンパレータの電気的特性
          2.        CMPSS コンパレータの入力換算オフセットとヒステリシス
          3. 6.15.6.4.2 CMPSS DAC の静的電気特性
          4. 6.15.6.4.3 CMPSS の説明用グラフ
          5. 6.15.6.4.4 CMPx_DACL のバッファ付き出力の動作条件
          6. 6.15.6.4.5 CMPx_DACL のバッファ付き出力の電気的特性
      7. 6.15.7 バッファ付き D/A コンバータ (DAC)
        1. 6.15.7.1 バッファ付き DAC の電気的データおよびタイミング
          1. 6.15.7.1.1 バッファ付き DAC の動作条件
          2. 6.15.7.1.2 バッファ付き DAC の電気的特性
      8. 6.15.8 プログラマブル ゲイン アンプ (PGA)
        1. 6.15.8.1 PGA の電気的データおよびタイミング
          1. 6.15.8.1.1 PGA の動作条件
          2. 6.15.8.1.2 PGA 特性
    16. 6.16 制御ペリフェラル
      1. 6.16.1 拡張パルス幅変調器 (ePWM)
        1. 6.16.1.1 制御ペリフェラルの同期
        2. 6.16.1.2 ePWM の電気的データおよびタイミング
          1. 6.16.1.2.1 ePWM のタイミング要件
          2. 6.16.1.2.2 ePWM のスイッチング特性
          3. 6.16.1.2.3 トリップ ゾーン入力のタイミング
            1. 6.16.1.2.3.1 トリップ ゾーン入力のタイミング要件
            2. 6.16.1.2.3.2 PWM ハイ インピーダンス特性のタイミング図
      2. 6.16.2 高分解能パルス幅変調器 (HRPWM)
        1. 6.16.2.1 HRPWM の電気的データおよびタイミング
          1. 6.16.2.1.1 高分解能 PWM の特性
      3. 6.16.3 外部 ADC 変換開始の電気的データおよびタイミング
        1. 6.16.3.1 外部 ADC 変換開始のスイッチング特性
        2. 6.16.3.2 ADCSOCAO または ADCSOCBO のタイミング図
      4. 6.16.4 拡張キャプチャ (eCAP)
        1. 6.16.4.1 eCAP のブロック図
        2. 6.16.4.2 eCAP の同期
        3. 6.16.4.3 eCAP の電気的データおよびタイミング
          1. 6.16.4.3.1 eCAP のタイミング要件
          2. 6.16.4.3.2 eCAP のスイッチング特性
      5. 6.16.5 拡張直交エンコーダ・パルス (eQEP)
        1. 6.16.5.1 eQEP の電気的データおよびタイミング
          1. 6.16.5.1.1 eQEP のタイミング要件
          2. 6.16.5.1.2 eQEP のスイッチング特性
    17. 6.17 通信ペリフェラル
      1. 6.17.1 モジュラー・コントローラ・エリア・ネットワーク (MCAN)
      2. 6.17.2 I2C (Inter-Integrated Circuit)
        1. 6.17.2.1 I2C の電気的データおよびタイミング
          1. 6.17.2.1.1 I2C のタイミング要件
          2. 6.17.2.1.2 I2C のスイッチング特性
          3. 6.17.2.1.3 I2C のタイミング図
      3. 6.17.3 PMBus (Power Management Bus) インターフェイス
        1. 6.17.3.1 PMBus の電気的データおよびタイミング
          1. 6.17.3.1.1 PMBus の電気的特性
          2. 6.17.3.1.2 PMBus ファスト プラス モードのスイッチング特性
          3. 6.17.3.1.3 PMBus ファスト モードのスイッチング特性
          4. 6.17.3.1.4 PMBus スタンダード モードのスイッチング特性
      4. 6.17.4 シリアル通信インターフェイス (SCI)
      5. 6.17.5 シリアル・ペリフェラル・インターフェイス (SPI)
        1. 6.17.5.1 SPI コントローラ・モードのタイミング
          1. 6.17.5.1.1 SPI コントローラ モードのタイミング要件
          2. 6.17.5.1.2 SPI コントローラ モードのスイッチング特性 - クロック位相 0
          3. 6.17.5.1.3 SPI コントローラ モードのスイッチング特性 - クロック位相 1
          4. 6.17.5.1.4 SPI コントローラ・モードのタイミング図
        2. 6.17.5.2 SPI ペリフェラル・モードのタイミング
          1. 6.17.5.2.1 SPI ペリフェラル モードのタイミング要件
          2. 6.17.5.2.2 SPI ペリフェラル モードのスイッチング特性
          3. 6.17.5.2.3 SPI ペリフェラル・モードのタイミング図
      6. 6.17.6 LIN (Local Interconnect Network)
      7. 6.17.7 高速シリアル インターフェイス (FSI)
        1. 6.17.7.1 FSI トランスミッタ
          1. 6.17.7.1.1 FSITX の電気的データおよびタイミング
            1. 6.17.7.1.1.1 FSITX スイッチング特性
            2. 6.17.7.1.1.2 FSITX タイミング
        2. 6.17.7.2 FSI レシーバ
          1. 6.17.7.2.1 FSIRX の電気的データおよびタイミング
            1. 6.17.7.2.1.1 FSIRX のタイミング要件
            2. 6.17.7.2.1.2 FSIRX スイッチング特性
            3. 6.17.7.2.1.3 FSIRX タイミング
        3. 6.17.7.3 FSI SPI 互換モード
          1. 6.17.7.3.1 FSITX SPI 信号モードの電気的データおよびタイミング
            1. 6.17.7.3.1.1 FSITX SPI 信号モードのスイッチング特性
            2. 6.17.7.3.1.2 FSITX SPI 信号モードのタイミング
      8. 6.17.8 ユニバーサル シリアル バス (USB)
        1. 6.17.8.1 USB の電気的データおよびタイミング
          1. 6.17.8.1.1 USB 入力ポート DP および DM のタイミング要件
          2. 6.17.8.1.2 USB 出力ポート DP および DM スイッチング特性
  8. 7 詳細説明
    1. 7.1  概要
    2. 7.2  機能ブロック図
    3. 7.3  メモリ
      1. 7.3.1 メモリ マップ
        1. 7.3.1.1 専用 RAM (Mx RAM)
        2. 7.3.1.2 ローカル共有 RAM (LSx RAM)
        3. 7.3.1.3 グローバル共有 RAM (GSx RAM)
        4. 7.3.1.4 メッセージ RAM
      2. 7.3.2 制御補償器アクセラレータ (CLA) メモリ マップ
      3. 7.3.3 フラッシュ メモリ マップ
        1. 7.3.3.1 フラッシュ セクタのアドレス
      4. 7.3.4 ペリフェラル・レジスタのメモリ・マップ
    4. 7.4  識別
    5. 7.5  バス アーキテクチャ – ペリフェラル コネクティビティ
    6. 7.6  C28x プロセッサ
      1. 7.6.1 浮動小数点演算ユニット (FPU)
      2. 7.6.2 三角関数演算ユニット (TMU)
      3. 7.6.3 VCRC ユニット
    7. 7.7  制御補償器アクセラレータ (CLA)
    8. 7.8  組み込みのリアルタイム解析および診断 (ERAD)
    9. 7.9  ダイレクト メモリ アクセス (DMA)
    10. 7.10 デバイス ブート モード
      1. 7.10.1 デバイス ブートの構成
        1. 7.10.1.1 ブート モード ピンの構成
        2. 7.10.1.2 ブート モード テーブル オプションの設定
      2. 7.10.2 GPIO の割り当て
    11. 7.11 セキュリティ
      1. 7.11.1 チップの境界の保護
        1. 7.11.1.1 JTAGLOCK
        2. 7.11.1.2 ゼロピン・ブート
      2. 7.11.2 デュアル ゾーン セキュリティ
      3. 7.11.3 免責事項
    12. 7.12 ウォッチドッグ
    13. 7.13 C28x タイマ
    14. 7.14 デュアル・クロック・コンパレータ (DCC)
      1. 7.14.1 特長
      2. 7.14.2 DCCx クロック ソース入力のマッピング
    15. 7.15 構成可能ロジック ブロック (CLB)
  9. 8 リファレンス デザイン
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスの命名規則
    2. 9.2 マーキング
    3. 9.3 ツールとソフトウェア
    4. 9.4 ドキュメントのサポート
    5. 9.5 サポート・リソース
    6. 9.6 商標
    7. 9.7 静電気放電に関する注意事項
    8. 9.8 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 付録：パッケージ オプション
    2.     テープおよびリール情報
    3.     トレイ

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • PNA|80
  • PZ|100
  • PTF|128
  • PDT|128
サーマルパッド・メカニカル・データ

7.3.3.1 フラッシュ セクタのアドレス

表 7-3 フラッシュ メモリ マップ
部品番号 セクタ アドレス ECC アドレス
サイズ START 終了 サイズ START 終了
OTP セクタ
すべての F28P55x TI OTP バンク 0 (アンセキュア) 1520 x 16 0x0007 2000 0x0007 25EF 190 x 16 0x0107 0400 0x0107 04BD
TI OTP バンク 0 (セキュア) 16 x 16 0x0007 25F0 0x0007 25FF 2 x 16 0x0107 04BE 0x0107 04BE
TI OTP バンク 2 1536 x 16 0x0007 4000 0x0007 45FF 192 x 16 0x0107 0800 0x0107 08BF
F28P55xSJx TI OTP バンク 1 1536 x 16 0x0007 3000 0x0007 35FF 192 x 16 0x0107 0600 0x0107 06BF
TI OTP バンク 3 1536 x 16 0x0007 5000 0x0007 55FF 192 x 16 0x0107 0A00 0x0107 0ABF
F28P55xSJx、F28P55xSGx TI OTP バンク 4 1536 x 16 0x0007 6000 0x0007 65FF 192 x 16 0x0107 0C00 0x0107 0CBF
すべての F28P55x ユーザーが構成可能な DCSM Z1 OTP バンク 0 512 x 16 0x0007 8000 0x0007 81FF 64 x 16 0x0107 1000 0x0107 103F
ユーザーが構成可能な DCSM Z2 OTP バンク 0 512 x 16 0x0007 8200 0x0007 83FF 64 x 16 0x0107 1040 0x0107 107F
ユーザーが構成可能な OTP バンク 2 1K x 16 0x0007 9000 0x0007 93FF 128 x 16 0x0107 1100 0x0107 117F
F28P55xSJx ユーザーが構成可能な OTP バンク 1 1K x 16 0x0007 8800 0x0007 8BFF 128 x 16 0x0107 1080 0x0107 10FF
ユーザーが構成可能な OTP バンク 3 1K x 16 0x0007 9800 0x0007 9BFF 128 x 16 0x0107 1180 0x0107 11FF
F28P55xSJx、F28P55xSGx ユーザーが構成可能な OTP バンク 4 1K x 16 0x0007 A000 0x0007 A3FF 128 x 16 0x0107 1200 0x0107 127F
バンク 0 セクタ
すべて セクタ 0 1K x 16 0x0008 0000 0x0008 03FF 128 x 16 0x0108 0000 0x0108 007F
セクタ 1 1K x 16 0x0008 0400 0x0008 07FF 128 x 16 0x0108 0080 0x0108 00FF
セクタ 2 1K x 16 0x000800800 0x0008 0BFF 128 x 16 0x0108 0100 0x0108 017F
... ... ... ... ... ... ...
セクタ 125 1K x 16 0x0009 F400 0x0009 F7FF 128 x 16 0x0108 3E80 0x0108 3EFF
セクタ 126 1K x 16 0x0009 F800 0x0009 FBFF 128 x 16 0x0108 3F00 0x0108 3F7F
セクタ 127 1K x 16 0x0009 FC00 0x0009 FFFF 128 x 16 0x0108 3F80 0x0108 3FFF
バンク 1 セクタ
F28P55xSJx セクタ 0 1K x 16 0x000A 0000 0x000A 03FF 128 x 16 0x0108 4000 0x0108 407F
セクタ 1 1K x 16 0x000A 0400 0x000A 07FF 128 x 16 0x0108 4080 0x0108 40FF
セクタ 2 1K x 16 0x000A 0800 0x000A 0BFF 128 x 16 0x0108 4100 0x0108 417F
... ... ... ... ... ... ...
セクタ 125 1K x 16 0x000B F400 0x000B F7FF 128 x 16 0x0108 7E80 0x0108 7EFF
セクタ 126 1K x 16 0x000B F800 0x000B FBFF 128 x 16 0x0108 7F00 0x0108 7F7F
セクタ 127 1K x 16 0x000B FC00 0x000B FFFF 128 x 16 0x0108 7F80 0x0108 7FFF
バンク 2 セクタ
すべて セクタ 0 1K x 16 0x000C 0000 0x000C 03FF 128 x 16 0x0108 8000 0x0108 807F
セクタ 1 1K x 16 0x000C 0400 0x000C 07FF 128 x 16 0x0108 8080 0x0108 80FF
セクタ 2 1K x 16 0x000C 0800 0x000C 0BFF 128 x 16 0x0108 8100 0x0108 817F
... ... ... ... ... ... ...
セクタ 125 1K x 16 0x000D F400 0x000D F7FF 128 x 16 0x0108 BE80 0x0108 BEFF
セクタ 126 1K x 16 0x000D F800 0x000D FBFF 128 x 16 0x0108 BF00 0x0108 BF7F
セクタ 127 1K x 16 0x000D FC00 0x000D FFFF 128 x 16 0x0108 BF80 0x0108 BFFF
バンク 3 セクタ
F28P55xSJx セクタ 0 1K x 16 0x000E 0000 0x000E 03FF 128 x 16 0x0108 C000 0x0108 C07F
セクタ 1 1K x 16 0x000E 0400 0x000E 07FF 128 x 16 0x0108 C080 0x0108 C0FF
セクタ 2 1K x 16 0x000E 0800 0x000E 0BFF 128 x 16 0x0108 C100 0x0108 C17F
... ... ... ... ... ... ...
セクタ 125 1K x 16 0x000F F400 0x000F F7FF 128 x 16 0x0108 FE80 0x0108 FEFF
セクタ 126 1K x 16 0x000F F800 0x000F FBFF 128 x 16 0x0108 FF00 0x0108 FF7F
セクタ 127 1K x 16 0x000F FC00 0x000F FFFF 128 x 16 0x0108F F80 0x0108 FFFF
バンク 4 セクタ
F28P55xSJ9、F28P55xSJ6、F28P55xSG9 セクタ 0 1K x 16 0x0010 0000 0x0010 03FF 128 x 16 0x0109 0000 0x0109 007F
セクタ 1 1K x 16 0x0010 0400 0x0010 07FF 128 x 16 0x0109 0080 0x0190 00FF
セクタ 2 1K x 16 0x0010 0800 0x0010 0BFF 128 x 16 0x0109 0100 0x0109 0180
... ... ... ... ... ... ...
セクタ 29 1K x 16 0x0010 7400 0x0010 77FF 128 x 16 0x0109 0E80 0x0109 0EFF
セクタ 30 1K x 16 0x0010 7800 0x0010 7BFF 128 x 16 0x0109 0F00 0x0109 0F7F
セクタ 31 1K x 16 0x0010 7C00 0x0010 7FFF 128 x 16 0x0109 0F80 0x0109 0FFF