TPLD1201-Q1 は、適切なデバイス初期化と本デバイス内のすべてのマクロセルの動作を可能にするパワーオン リセット (POR) マクロセルを備えています。POR 回路の目的は、最初に V_CC 電源が本デバイスに印加された際と、パワーダウン中に V_CC が低下する際に、一貫性のある挙動と予測可能な結果を得ることです。この目標を達成するため、POR は、本デバイス内の各種マクロセルの状態、最終的には I/O ピンの状態を変化させるきっかけとなる一連の定義済み内部イベントを実行させます。

パワーオン リセット (POR) マクロセルは、本デバイスの電源 (V_CC) が V_PORR 前後まで上がり、本デバイスが完全に起動すると、出力としてロジック High 信号を生成します。すべての出力がハイ インピーダンス状態になり、チップは OTP からデータを読み込み始めます。このリセット信号は内部マクロセルに対して発行され、すべてのレジスタはデフォルト状態に初期化されます。図 7-21 に、特定のマクロセルを有効化する一連の信号を POR システムが生成する様子を示します。

図 7-21 POR シーケンス

図 7-21 に示すように、V_CC が上がり始め、V_PORR スレッショルドを横切った後、次の動作が行われます。

• 最初に、オンチップ OTP メモリがリセットされます。
• 次に、本デバイスは OTP メモリからデータを読み取り、各マクロセルと接続マルチプレクサを構成するため、この情報を転送します。
• 第 3 段階では、入力として構成された GPIO がリセットされ、それらが有効化されます。
• その後、LUT がリセットされ、アクティブになります。LUT の後、遅延セル、OSC、DFF、ラッチ、パイプ遅延が初期化されます。
• すべてのマクロセルが初期化されると、POR マクロセルによって生成された内部 POR 信号が Low から High に変化します。
• 本デバイスの、最後に初期化される部分は出力ピンであり、これらの出力ピンはこの時点でハイ インピーダンスからアクティブに遷移します。

遅延ブロックは、起動シーケンス中、構成に従って、信号を遅延させることなく入力を出力に渡します。そのため、DLY の入力の前に LUT を追加して、DLY 入力と POR の論理積を取り、本デバイスが完全にパワーアップするまで、入力信号が現れないようにします。

GPIO の高速充電：特に大きな容量が存在する場合、入力が正常な電圧により早く到達できるように、任意の構成済みプルアップ / プルダウン抵抗と並列に 2kΩ の抵抗を接続する機能が備わっています。10kΩ、100kΩ、1MΩ の GPIO プルアップ / プルダウン抵抗は、POR シーケンスが完了するまで有効化されません。

初期化：すべての内部マクロセルはデフォルトで Low レベルに初期化されます。V_CC が V_PORR を上回ると、TPLD1201-Q1 のマクロセルがパワーオンされ、強制的にリセット状態になります。

VREF 出力ピン駆動信号は、POR 出力信号が High になる 3µs～5µs 前に発生してもかまいません。POR 信号が High になることは、前述のパワーアップ シーケンスが完了したことを示します。