JAJSVC0 September   2024 TPLD1201-Q1

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 10
    5. 5.5 電気的特性
    6. 5.6 電源電流特性
    7. 5.7 スイッチング特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 I/O ピン
      2. 7.3.2 接続マルチプレクサ
      3. 7.3.3 機能を設定可能なロジック ブロック
        1. 7.3.3.1 2 ビット LUT マクロセル
        2. 7.3.3.2 3 ビット LUT マクロセル
        3. 7.3.3.3 2 ビット LUT または D フリップ フロップ / ラッチ マクロセル
        4. 7.3.3.4 3 ビット LUT または D フリップ フロップ / ラッチ (セット / リセット付き) マクロセル
        5. 7.3.3.5 3 ビット LUT またはパイプ遅延マクロセル
        6. 7.3.3.6 4 ビット LUT または 8 ビット カウンタ / 遅延マクロセル
      4. 7.3.4 8 ビット カウンタ / 遅延ジェネレータ (CNT/DLY)
        1. 7.3.4.1 遅延モード
        2. 7.3.4.2 カウンタ モードのリセット
      5. 7.3.5 プログラム可能なグリッチ除去フィルタまたはエッジ検出器マクロセル
      6. 7.3.6 周波数選択可能発振器
      7. 7.3.7 アナログ コンパレータ (ACMP)
      8. 7.3.8 電圧リファレンス (VREF)
    4. 7.4 デバイスの機能モード
      1. 7.4.1 パワーオン リセット
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
        1. 8.2.1.1 電源に関する考慮事項
        2. 8.2.1.2 入力に関する考慮事項
        3. 8.2.1.3 出力に関する考慮事項
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントの更新通知を受け取る方法
    2. 9.2 サポート・リソース
    3. 9.3 商標
    4. 9.4 静電気放電に関する注意事項
    5. 9.5 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 付録：パッケージ オプション
    2. 11.2 テープおよびリール情報
    3. 11.3 メカニカル データ

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.1 概要

TPLD1201-Q1 は、組み合わせ論理、順序論理、アナログ ブロックを内蔵した多用途なプログラマブル ロジック IC を特長とするテキサス・インスツルメンツ プログラマブル ロジック デバイス (TPLD) ファミリのデバイスであり、一般的なシステム機能を実装するためのコンパクトな統合型低消費電力ソリューションを提供します。

TPLD1201-Q1 は、デジタル入力、デジタル出力、デジタル入出力、アナログ入出力として構成できる 1 つの GPI と 7 つの GPIO を備えています。

TPLD1201-Q1 は、内部マクロセルと I/O ピンの配線を構成するための相互接続システム (接続マルチプレクサとも呼びます) を備えています。各接続マルチプレクサの入力は、特定のデジタル マクロセルの出力 (デジタル I/O、ルックアップ テーブル、アナログ コンパレータなどの出力) に配線で接続されています。接続マルチプレクサを使うと、各デジタル入力を 1 つの出力のみに接続できるため、バスの競合が発生しません。

TPLD1201-Q1 は、次のマクロセルを備えています。

  • 機能を設定可能なロジック ブロック：
    • 2 つの 2 ビット ルックアップ テーブル (LUT)
    • 2 つの 3 ビット LUT
    • 2 つの 2 ビット LUT または D タイプ フリップ フロップ (DFF) またはラッチ
    • 2 つの 3 ビット LUT または DFF またはラッチ (リセット / セット オプション付き)
    • 1 つの 3 ビット LUT またはパイプ遅延
    • 1 つの 4 ビット LUT または 8 ビット カウンタ (CNT) または遅延ジェネレータ (DLY)
  • 3 つの 8 ビット CNT/DLY
  • 1 つのプログラマブル グリッチ除去フィルタ (PFLT) またはエッジ検出器 (EDET)
  • 25kHz と 2MHz のどちらかのクロックを生成するための 1 つの発振器 (OSC)
  • 2 つのアナログ コンパレータ (ACMP)
  • 電圧リファレンス (VREF) (アナログ IO に出力可能)

InterConnect Studio ソフトウェア環境では、カスタム回路を設計し、マクロセル、I/O ピン、相互接続を構成するためのシンプルなドラッグ アンド ドロップ インターフェイスが利用できます。InterConnect Studio は、回路の作成に加えて、設計の検証と消費電力の標準値の推定を行うため、デジタルおよびアナログ機能のシミュレーションを実行できます。回路設計が終了した時点で、InterConnect Studio は、不揮発性メモリに書き込む設計を一時的にエミュレートできます。または、ワンタイム プログラマブル (OTP) メモリに恒久的に書き込むことができます。OTP は、その内容を読み出せないようにロックできます。