JAJSVC0 September   2024 TPLD1201-Q1

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 10
    5. 5.5 電気的特性
    6. 5.6 電源電流特性
    7. 5.7 スイッチング特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 I/O ピン
      2. 7.3.2 接続マルチプレクサ
      3. 7.3.3 機能を設定可能なロジック ブロック
        1. 7.3.3.1 2 ビット LUT マクロセル
        2. 7.3.3.2 3 ビット LUT マクロセル
        3. 7.3.3.3 2 ビット LUT または D フリップ フロップ / ラッチ マクロセル
        4. 7.3.3.4 3 ビット LUT または D フリップ フロップ / ラッチ (セット / リセット付き) マクロセル
        5. 7.3.3.5 3 ビット LUT またはパイプ遅延マクロセル
        6. 7.3.3.6 4 ビット LUT または 8 ビット カウンタ / 遅延マクロセル
      4. 7.3.4 8 ビット カウンタ / 遅延ジェネレータ (CNT/DLY)
        1. 7.3.4.1 遅延モード
        2. 7.3.4.2 カウンタ モードのリセット
      5. 7.3.5 プログラム可能なグリッチ除去フィルタまたはエッジ検出器マクロセル
      6. 7.3.6 周波数選択可能発振器
      7. 7.3.7 アナログ コンパレータ (ACMP)
      8. 7.3.8 電圧リファレンス (VREF)
    4. 7.4 デバイスの機能モード
      1. 7.4.1 パワーオン リセット
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
        1. 8.2.1.1 電源に関する考慮事項
        2. 8.2.1.2 入力に関する考慮事項
        3. 8.2.1.3 出力に関する考慮事項
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントの更新通知を受け取る方法
    2. 9.2 サポート・リソース
    3. 9.3 商標
    4. 9.4 静電気放電に関する注意事項
    5. 9.5 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 付録：パッケージ オプション
    2. 11.2 テープおよびリール情報
    3. 11.3 メカニカル データ

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.3.3.3 2 ビット LUT または D フリップ フロップ / ラッチ マクロセル

機能を設定可能なこのロジック ブロックは 2 ビット LUT と D フリップ フロップ / ラッチのどちらかとして機能できます。

TPLD1201-Q1 2 ビット LUT または DFF / ラッチのブロック図図 7-4 2 ビット LUT または DFF / ラッチのブロック図

LUT 機能を実装するために使用する場合、2 ビット LUT は接続マルチプレクサから 2 つの入力信号を取り込み、1 つの出力を生成します。その出力は接続マルチプレクサに戻ります。これらの LUT は、標準デジタル ロジック機能 (AND、NAND、OR、NOR、XOR、XNOR、INV) を含む任意の 2 入力ユーザー定義機能に構成できます。

表 7-11 に、2 ビット LUT の真理値表を示します。

表 7-4 2 ビット LUT の真理値表
IN1IN0OUT
00

ユーザー定義

01
10
11
出力機能を定義するため、各 2 ビット LUT は OTP 内に 4 つのビットを備えています。

シーケンシャル ロジック素子を実装するために使用する場合、接続マルチプレクサからの 2 つの入力信号は、フリップ フロップ / ラッチのデータ (D) およびクロック (CLK) 入力に入力され、その出力は接続マルチプレクサに戻ります。このマクロセルはクロックおよび出力極性パラメータだけでなく、初期状態パラメータを持っています。

D フリップ フロップ / ラッチの動作は以下の機能説明に従います。

  • クロック極性は設定可能であり、非反転 (CLKPOL = 0、CLK) または反転 (CLKPOL = 1、nCLK) に設定できます。
    • CLK 付き DFF：CLK は立ち上がりエッジでトリガされ、Q = D になります。それ以外の場合、Q は変化しません。
    • nCLK 付き DFF：CLK は立ち下がりエッジでトリガされ、Q = D になります。それ以外の場合、Q は変化しません。
    • CLK 付きラッチ：CLK が Low の場合、Q = D になります。それ以外の場合、Q は前の値のまま維持されます (CLK が High の場合、入力 D は出力に影響を及ぼしません)。
    • nCLK 付きラッチ：CLK が High の場合、Q = D になります。それ以外の場合、Q は前の値のまま維持されます (CLK が Low の場合、入力 D は出力に影響を及ぼしません)。
  • 出力極性は設定可能であり、非反転 (Q) または反転 (nQ) に設定できます。

表 7-8 と表 7-9 に、それぞれ D フリップ フロップと D ラッチの真理値表を示します。

表 7-5 D フリップ フロップの真理値表

CLKPOL

CLK

D

Q

nQ

0

↓

0

Q0

nQ0

↑

0

0

1

↓

1

Q0

nQ0

↑

1

1

0

1

↓

0

0

1

↑

0

Q0

nQ0

↓

1

1

0

↑

1

Q0

nQ0

表 7-6 D ラッチの真理値表

CLKPOL

CLK

D

Q

nQ

0

0

0

0

1

1

0

Q0

nQ0

0

1

1

0

1

1

Q0

nQ0

1

0

0

Q0

nQ0

1

0

0

1

0

1

Q0

nQ0

1

1

1

0