JAJSVC0 September   2024 TPLD1201-Q1

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 10
    5. 5.5 電気的特性
    6. 5.6 電源電流特性
    7. 5.7 スイッチング特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 I/O ピン
      2. 7.3.2 接続マルチプレクサ
      3. 7.3.3 機能を設定可能なロジック ブロック
        1. 7.3.3.1 2 ビット LUT マクロセル
        2. 7.3.3.2 3 ビット LUT マクロセル
        3. 7.3.3.3 2 ビット LUT または D フリップ フロップ / ラッチ マクロセル
        4. 7.3.3.4 3 ビット LUT または D フリップ フロップ / ラッチ (セット / リセット付き) マクロセル
        5. 7.3.3.5 3 ビット LUT またはパイプ遅延マクロセル
        6. 7.3.3.6 4 ビット LUT または 8 ビット カウンタ / 遅延マクロセル
      4. 7.3.4 8 ビット カウンタ / 遅延ジェネレータ (CNT/DLY)
        1. 7.3.4.1 遅延モード
        2. 7.3.4.2 カウンタ モードのリセット
      5. 7.3.5 プログラム可能なグリッチ除去フィルタまたはエッジ検出器マクロセル
      6. 7.3.6 周波数選択可能発振器
      7. 7.3.7 アナログ コンパレータ (ACMP)
      8. 7.3.8 電圧リファレンス (VREF)
    4. 7.4 デバイスの機能モード
      1. 7.4.1 パワーオン リセット
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
        1. 8.2.1.1 電源に関する考慮事項
        2. 8.2.1.2 入力に関する考慮事項
        3. 8.2.1.3 出力に関する考慮事項
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントの更新通知を受け取る方法
    2. 9.2 サポート・リソース
    3. 9.3 商標
    4. 9.4 静電気放電に関する注意事項
    5. 9.5 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 付録：パッケージ オプション
    2. 11.2 テープおよびリール情報
    3. 11.3 メカニカル データ

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

5.5 電気的特性

自由気流での動作温度範囲内 (特に記述のない限り)
パラメータ テスト条件 VCC 最小値 標準値 最大値 単位
電源およびパワーオン リセット
VPORR パワーオン リセット電圧、VCC 立ち上がり VI = VCC または GND、IO = 0 1.71V～5.5V 1.30 1.31 1.35 V
VPORF パワーオン リセット電圧、VCC 立ち下がり VI = VCC または GND、IO = 0 1.71V～5.5V 1.25 1.27 1.30 V
tSU 起動時間 VCC が立ち上がり、VPORR を超えてから 1.71V～5.5V 270 μs
VPP プログラミング電圧 7.5 8 8.5 V
デジタル IO
VT+ 正方向入力スレッショルド電圧 ロジック入力 (シュミット トリガ付き) 1.8V ± 0.09V 0.94 1.27 V
3.3V ± 0.3V 1.55 2.17
5V ± 0.5V 2.21 3.19
VT- 負方向入力スレッショルド電圧 ロジック入力 (シュミット トリガ付き) 1.8V ± 0.09V 0.58 0.94 V
3.3V ± 0.3V 1.1 1.79
5V ± 0.5V 1.63 2.7
VHYS シュミット トリガ ヒステリシス (VT+ - VT−) ロジック入力 (シュミット トリガ付き) 1.8V ± 0.09V 0.25 0.47 V
3.3V ± 0.3V 0.33 0.54
5V ± 0.5V 0.42 0.66
VHYS GPI ヒステリシス電圧 IN0 に適用可能なヒステリシス電圧 1.71V～5.5V 0.2 V
VOH High レベル出力電圧 プッシュプル 1X またはオープン ドレイン PMOS 1X IOH = -100µA 1.8V ± 0.09V 1.68 V
プッシュプル 2X またはオープン ドレイン PMOS 2X 1.69
プッシュプル 1X またはオープン ドレイン PMOS 1X IOH = -3mA 3.3V ± 0.3V 2.60
プッシュプル 2X またはオープン ドレイン PMOS 2X 2.75
プッシュプル 1X またはオープン ドレイン PMOS 1X IOH = -5mA 5V ± 0.5V 3.99
プッシュプル 2X またはオープン ドレイン PMOS 2X 4.16
VOL Low レベル出力電圧 プッシュプル 1X IOL = 100µA 1.8V ± 0.09V 0.01 V
プッシュプル 2X 0.01
オープン ドレイン NMOS 1X 0.01
オープン ドレイン NMOS 2X 0.01
プッシュプル 1X IOL = 3mA 3.3V ± 0.3V 0.1
プッシュプル 2X 0.1
オープン ドレイン NMOS 1X 0.1
オープン ドレイン NMOS 2X 0.1
プッシュプル 1X IOL = 5mA 5V ± 0.5V 0.12
プッシュプル 2X 0.12
オープン ドレイン NMOS 1X 0.12
オープン ドレイン NMOS 2X 0.12
IOZ オフ状態 (ハイ インピーダンス状態) の出力電流 IO1、IO2、IO5、IO6、IO9 VO = 0～5.5V µA
FOUT 最大出力周波数 (1) プッシュプル 1X またはプッシュプル 2X 15pF の負荷容量  1.8V ± 0.09V 5 MHz
3.3V ± 0.3V 12
5V ± 0.5V 12
Rpu(int) 内部プルアップ抵抗 1 MΩ
100 kΩ
10 kΩ
Rpd(int) 内部プルダウン抵抗 1 MΩ
100 kΩ
10 kΩ
CI 入力ピン容量 各入力ピン VI = VCC または GND 1.71V～5.5V 1.2 pF
CIO 入力 / 出力ピンの容量 各 I/O ピン VIO = VCC または GND 1.71V～5.5V 2.0 pF
アナログ コンパレータ
tstart スタート時間 ACMP パワーオン
遅延		 バンドギャップ常時オン 1.71V～5.5V 150 μs
VAI 入力電圧 正入力 1.71V～5.5V 0 VCC V
負入力 0 1.2
Voffset 入力オフセット電圧 TA = 25℃ VHYS = 0mV、ゲイン = 1、
VREF= 50mV～1200mV		 1.71V～5.5V -6 6 mV
-40℃ < TA ≦ 125℃ -7 7
dVIO/dT 入力オフセット電圧ドリフト -40℃ < TA ≦ 125℃ VHYS = 0mV、ゲイン = 1、
VREF= 50mV～1200mV		 1.71V～5.5V ±7 µV/℃
IB 入力バイアス電流 1 µA
CID 入力容量、差動 3 pF
CIM 入力容量、同相 3 pF
PROP 伝搬遅延時間、
応答時間		 ゲイン = 1、
Vref = 50mV～1200mV、
オーバードライブ = 50mV		 Low から High、
低帯域幅を有効化		 1.71V～5.5V 2.5 μs
High から Low、
低帯域幅を有効化		 2.5
Low から High、
低帯域幅を無効化		 0.25
High から Low、
低帯域幅を無効化		 0.25
アナログ コンパレータ - ヒステリシス
VHYS ヒステリシス機能内蔵 VHYS = 25mV TA = 25℃ 1.71V～5.5V 20 25 30 mV
-40℃～125℃ 18.75 25 31.25
VHYS = 50mV TA = 25℃ 40 50 60
-40℃～125℃ 37.5 50 62.5
VHYS = 200mV TA = 25℃ 160 200 240
-40℃～125℃ 150 200 250
アナログ コンパレータ - 入力ゲイン
Rsin 直列入力抵抗 ゲイン = 0.5 1.71V～5.5V 1 MΩ
ゲイン = 0.33 0.75
ゲイン = 0.25 1
Gerr ゲイン誤差 ゲイン = 0.5 1.71V～5.5V -1 1 %
ゲイン = 0.33 -1.5 1.5
ゲイン = 0.25 -2 2
基準電圧
VREF VREF 誤差 TA = 25℃ VREF = 150mV～300mV 1.71V～5.5V -10.2 1 10.2 %
-40℃ < TA ≦ 125℃ -11 1 11
TA = 25℃ VREF = 350mV～600mV -5 0.9 5
-40℃ < TA ≦ 125℃ -5.5 0.9 5.5
TA = 25℃ VREF = 650mV～1000mV -3.3 0.9 3.3
-40℃ < TA ≦ 125℃ -4.3 0.9 4.3
TA = 25℃ VREF = 1050mV～1200mV -3 0.85 3
-40℃ < TA ≦ 125℃ -5 0.85 5
VREF 内部 VREF 誤差 TA = 25℃ VREF = 150mV～300mV 1.71V～5.5V -3.1 1 3.1 %
-40℃ < TA ≦ 125℃ -4.3 1 4.3
TA = 25℃ VREF = 350mV～600mV -3 0.95 3
-40℃ < TA ≦ 125℃ -4 0.95 4
TA = 25℃ VREF = 650mV～1000mV -2.5 0.9 2.5
-40℃ < TA ≦ 125℃ -4 0.9 4
TA = 25℃ VREF = 1050mV～1200mV -2.3 0.85 2.3
-40℃ < TA ≦ 125℃ -3.7 0.85 3.7
ILOAD 出力電流 1.71V～5.5V 500 µA
dVOUT/dT 出力電圧の温度ドリフト 1.71V～5.5V 550 ppm/℃
dVOUT/dILOAD 負荷レギュレーション 1.71V～5.5V 0.1 1 mV/µA
(1) オープン ドレインのスイッチング性能は、使用するプルアップ抵抗によって制限されます。