JAJSVC1A November   2023  – September 2024 TPLD1201

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 電源電流特性
    7. 5.7 スイッチング特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 I/O ピン
      2. 7.3.2 接続マルチプレクサ
      3. 7.3.3 機能を設定可能なロジック ブロック
        1. 7.3.3.1 2 ビット LUT マクロセル
        2. 7.3.3.2 3 ビット LUT マクロセル
        3. 7.3.3.3 2 ビット LUT または D フリップ フロップ / ラッチ マクロセル
        4. 7.3.3.4 3 ビット LUT または D フリップ フロップ / ラッチ (セット / リセット付き) マクロセル
        5. 7.3.3.5 3 ビット LUT またはパイプ遅延マクロセル
        6. 7.3.3.6 4 ビット LUT または 8 ビット カウンタ / 遅延マクロセル
      4. 7.3.4 8 ビット カウンタ / 遅延ジェネレータ (CNT/DLY)
        1. 7.3.4.1 遅延モード
        2. 7.3.4.2 カウンタ モードのリセット
      5. 7.3.5 プログラム可能なグリッチ除去フィルタまたはエッジ検出器マクロセル
      6. 7.3.6 周波数選択可能発振器
      7. 7.3.7 アナログ コンパレータ (ACMP)
      8. 7.3.8 電圧リファレンス (VREF)
    4. 7.4 デバイスの機能モード
      1. 7.4.1 パワーオン リセット
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
        1. 8.2.1.1 電源に関する考慮事項
        2. 8.2.1.2 入力に関する考慮事項
        3. 8.2.1.3 出力に関する考慮事項
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントの更新通知を受け取る方法
    2. 9.2 サポート・リソース
    3. 9.3 商標
    4. 9.4 静電気放電に関する注意事項
    5. 9.5 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 付録：パッケージ オプション
    2. 11.2 テープおよびリール情報
    3. 11.3 メカニカル データ

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • DGS|10
  • RWB|12
サーマルパッド・メカニカル・データ

7.3.7 アナログ コンパレータ (ACMP)

TPLD1201 には 2 つのアナログ コンパレータ (ACMP) マクロ セルがあります。アナログ コンパレータは 2 つの電圧 (IN+ と IN-) を比較し、どちらの入力が大きいかを示すデジタル信号 (OUT) (IN+ が大きい場合は High 信号、IN- が大きい場合は Low 信号) を出力します。

TPLD1201 ACMP のブロック図図 7-19 ACMP のブロック図

ACMP マクロセルを動作させるには、パワー アップ信号 (PWR UP) を High にアサートする必要があります。接続マルチプレクサからの信号に接続することで、接続マルチプレクサからのデジタル信号に基づいて、常時オン、常時オフ、動的にオンのいずれかに各 ACMP を設定できます。パワー ダウンされた場合、ACMP は Low 信号を出力します。

  • PWR UP = 1：ACMP はパワー アップされます。
  • PWR UP = 0：ACMP はパワー ダウンされます。
パワー アップ時、ACMP 出力は Low に維持され、POR 信号が High になった後、100μs (標準値) で有効化されます。この間、内部発振器がパワー ダウンされないようにしてください。

各 ACMP セルは、各種外部信号源によって提供される信号を入力する正信号入力と、その信号をアナログ コンパレータに入力する前に増幅する選択可能なゲイン段を持っています。ACMP1 は、外部センサを励起するための 100µA プルアップ電流源も備えています。負入力信号は内部 VREF と外部源のどちらかから生成されます。

表 7-15 ACMP0 と ACMP1 の入力源
パラメータACMP0(1)ACMP1(2)
IN+ の入力源アナログ入力 0 (IO1 と共有)アナログ入力 1 (IO4 と共有)
VCCACMP0 IN+
IN- の入力源50 mV50 mV
......
1200 mV1200 mV
VCC/3VCC/3
VCC/4VCC/4
VREF アナログ入力 (IO2 と共有)VREF アナログ入力 (IO2 と共有)
(1) ACMP への正アナログ入力源。
(2) ACMP への負アナログ入力源。内部 VREF スレッショルドは 1200mV 付近に最適化されています。

IN+ のゲイン：各 ACMP セルは、各種外部信号源によって提供される信号を入力する正信号入力と、その信号をアナログ コンパレータに接続する前に増幅する選択可能なゲイン段 (1X、0.5X、0.33X、0.25X) を持っています。

IN- の電圧範囲：内部 VREF、VCC/3、VCC/4、外部電源を使用して、50mV～1.2V に設定できます。

ヒステリシス：各 ACMP では 4 種類のヒステリシス (0mV、25mV、50mV、200mV) を選択できます。内部 VREF マクロセルまたは外部 VREF 入力を使用している場合、ヒステリシスを選択できます。

  • 0mV：入力信号ヒステリシスを無効化します。
  • 25mV：+12.5mV と -12.5mV のヒステリシスです。VREF = 1V の場合、トリガ点は 1.0125V と 0.9875V になります。
  • 50mV：+25mV と -25mV のヒステリシスです。VREF = 1V の場合、トリガ点は 1.025V と 0.975V になります。
  • 200mV：+100mV と -100mV のヒステリシスです。VREF = 1V の場合、トリガ点は 1.1V と 0.9V になります。
ヒステリシスが必要な場合、ヒステリシスが VREF よりも小さくなるようにします。さもないと、負のトリガ点がデバイス グランドより低く設定され、推奨動作条件の範囲外のストレスが本デバイスに印加されて、本デバイスの寿命を縮める可能性があります。たとえば、VREF が 50mV に設定されており、VHYS が 200mV である場合、トリガ点は 150mV と -50mV になります。

低帯域幅：ACMP セルは、入力信号の帯域幅を選択する機能を備えており、この機能を使って低帯域幅の信号を比較することで、消費電力を節約し、ノイズの影響を低減できます。

ACMP 負入力で VCC/3 と VCC/4 を使用しない場合、消費電力を低減するため、これらを無効化できます。