JAJSVB7B September   2024  – January 2026 TPLD801-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 電源電流特性
    7. 5.7 スイッチング特性
    8. 5.8 代表的特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 I/O ピン
        1. 7.3.1.1 入力モード
        2. 7.3.1.2 出力モード
        3. 7.3.1.3 プルアップまたはプルダウン抵抗
      2. 7.3.2 接続マルチプレクサ
      3. 7.3.3 使用論理ブロック数を構成可能
        1. 7.3.3.1 2 ビット LUT マクロセル
        2. 7.3.3.2 3 ビット LUT マクロセル
        3. 7.3.3.3 2 ビット LUT または D フリップ フロップ / ラッチ マクロセル
        4. 7.3.3.4 3 ビット LUT または D フリップ フロップ / ラッチ (セット / リセット付き) マクロセル
        5. 7.3.3.5 3 ビット LUT またはパイプ遅延マクロセル
        6. 7.3.3.6 4 ビット LUT または 8 ビット カウンタ / 遅延マクロセル
      4. 7.3.4 8 ビット カウンタ / 遅延ジェネレータ (CNT/DLY)
        1. 7.3.4.1 遅延モード
        2. 7.3.4.2 エッジ検出器モード
        3. 7.3.4.3 カウンタ モードのリセット
      5. 7.3.5 プログラム可能なグリッチ除去フィルタまたはエッジ検出器マクロセル
      6. 7.3.6 周波数選択可能発振器
        1. 7.3.6.1 発振器の電力モード
    4. 7.4 デバイスの機能モード
      1. 7.4.1 パワーオン リセット
        1. 7.4.1.1 GPIO の高速充電
        2. 7.4.1.2 初期化
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
        1. 8.2.1.1 電源に関する考慮事項
        2. 8.2.1.2 入力に関する考慮事項
        3. 8.2.1.3 出力に関する考慮事項
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントの更新通知を受け取る方法
    2. 9.2 サポート・リソース
    3. 9.3 商標
    4. 9.4 静電気放電に関する注意事項
    5. 9.5 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.4.1 パワーオン リセット

TPLD801-Q1 にはパワーオン リセット (POR) マクロセルがあり、デバイスを正しく初期化し、デバイス内のすべてのマクロセルが確実に動作するようにします。POR 回路の目的は、VCC 電源がデバイスで最初に上昇するとき、およびパワーダウンで VCC が下降するときに、一貫性のある動作と予測可能な結果を得ることです。この目標を達成するために、POR は定義された一連の内部イベントを駆動して、デバイス内のさまざまなマクロセルの状態を変化させ、最終的には I/O ピンの状態を変化させます。

パワーオン リセット (POR) マクロセルは、本デバイスの電源 (VCC) が VPORR 前後まで上がり、本デバイスが完全に起動すると、出力としてロジック High 信号を生成します。すべての出力が高インピーダンス状態になり、チップは OTP からのデータのロードを開始します。内部マクロセルに対するリセット信号が解除され、すべてのレジスタがデフォルト状態に初期化されます。図 7-20 に、特定のマクロセルを有効化する一連の信号を POR システムが生成する様子を示します。

TPLD801-Q1 POR シーケンス図 7-20 POR シーケンス

図 7-20 に示すように、VCC が上がり始め、VPORR スレッショルドを横切った後、次の動作が行われます。

  • まず、オンチップ OTP メモリがリセットされます。
  • 次に、本デバイスは OTP メモリからデータを読み取り、各マクロセルと接続マルチプレクサを構成するため、この情報を転送します。
  • 第 3 段階では、入力として構成された GPIO がリセットされ、それらが有効化されます。
  • その後、LUT がリセットされ、アクティブになります。LUT の後、遅延セル、OSC、DFF、ラッチ、パイプ遅延が初期化されます。
  • すべてのマクロセルが初期化されると、POR マクロセルによって生成された内部 POR 信号が Low から High に変化します。
  • このデバイスで最後に初期化される部分は、出力ピンであり、この時点で高インピーダンスからアクティブに遷移します。