JAJSVB7 September   2024 TPLD801-Q1

ADVANCE INFORMATION  

  1.   1
  2. 1特長
  3. 2アプリケーション
  4. 3概要
  5. 4ピン構成および機能
  6. 5仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 電源電流特性
    7. 5.7 スイッチング特性
  7. 6パラメータ測定情報
  8. 7詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 I/O ピン
      2. 7.3.2 接続マルチプレクサ
      3. 7.3.3 使用論理ブロック数を構成可能
        1. 7.3.3.1 2 ビット LUT マクロセル
        2. 7.3.3.2 3 ビット LUT マクロセル
        3. 7.3.3.3 2 ビット LUT または D フリップ フロップ / ラッチ マクロセル
        4. 7.3.3.4 3 ビット LUT または D フリップ フロップ / ラッチ (セット / リセット付き) マクロセル
        5. 7.3.3.5 3 ビット LUT またはパイプ遅延マクロセル
        6. 7.3.3.6 4 ビット LUT または 8 ビット カウンタ / 遅延マクロセル
      4. 7.3.4 8 ビット カウンタ / 遅延ジェネレータ (CNT/DLY)
        1. 7.3.4.1 遅延モード
        2. 7.3.4.2 カウンタ モードのリセット
      5. 7.3.5 プログラム可能なグリッチ除去フィルタまたはエッジ検出器マクロセル
      6. 7.3.6 周波数選択可能発振器
    4. 7.4 デバイスの機能モード
      1. 7.4.1 パワーオン リセット
    5. 7.5 プログラミング
      1. 7.5.1 ワンタイム プログラマブル メモリ (OTP)
  9. 8改訂履歴
  10. 9メカニカル、パッケージ、および注文情報
    1. 9.1 付録：パッケージ オプション
    2. 9.2 テープおよびリール情報
    3. 9.3 メカニカル データ

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.3.3.6 4 ビット LUT または 8 ビット カウンタ / 遅延マクロセル

このマクロセルは 4 ビット LUT とカウンタ / 遅延ジェネレータ (CNT/DLY) のどちらかとして機能できます。

TPLD801-Q1 4 ビット LUT または 8 ビット CNT/DLY のブロック図図 7-8 4 ビット LUT または 8 ビット CNT/DLY のブロック図

LUT 機能を実装するために使用する場合、4 ビット LUT は接続マルチプレクサから 4 つの入力信号を取り込み、単一出力を生成します。その出力は接続マルチプレクサに戻ります。これらの LUT は、標準デジタル ロジック機能 (AND、NAND、OR、NOR、XOR、XNOR、INV) を含む任意の 4 入力ユーザー定義機能に構成できます。

表 7-11 に、4 ビット LUT の真理値表を示します。

表 7-11 4 ビット LUT の真理値表
IN3IN2IN1IN0OUT
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ユーザー定義

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0100
0101
0110
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出力機能を定義するため、各 4 ビット LUT は OTP 内に 16 のビットを備えています。

8 ビット カウンタ / 遅延機能を実装するために使用する場合、接続マルチプレクサからの 2 つの入力信号は、カウンタ / 遅延マクロセルのクロック (CLK) とリセット (RST/DLY IN) に入力され、その出力は接続マルチプレクサに戻ります。カウンタとして本マクロセルは、定められたデータ値をカウントし、設定値に達すると、パルスを生成し、またはリセットします。遅延として本マクロセルは、レジスタ値の関数として設定された期間だけ立ち上がりエッジおよび / または立ち下がりエッジを遅らせます。

CNT/DLY マクロセルの詳細については、セクション 7.3.4 を参照してください。