JAJSVB7 September   2024 TPLD801-Q1

ADVANCE INFORMATION  

  1.   1
  2. 1特長
  3. 2アプリケーション
  4. 3概要
  5. 4ピン構成および機能
  6. 5仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 電源電流特性
    7. 5.7 スイッチング特性
  7. 6パラメータ測定情報
  8. 7詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 I/O ピン
      2. 7.3.2 接続マルチプレクサ
      3. 7.3.3 使用論理ブロック数を構成可能
        1. 7.3.3.1 2 ビット LUT マクロセル
        2. 7.3.3.2 3 ビット LUT マクロセル
        3. 7.3.3.3 2 ビット LUT または D フリップ フロップ / ラッチ マクロセル
        4. 7.3.3.4 3 ビット LUT または D フリップ フロップ / ラッチ (セット / リセット付き) マクロセル
        5. 7.3.3.5 3 ビット LUT またはパイプ遅延マクロセル
        6. 7.3.3.6 4 ビット LUT または 8 ビット カウンタ / 遅延マクロセル
      4. 7.3.4 8 ビット カウンタ / 遅延ジェネレータ (CNT/DLY)
        1. 7.3.4.1 遅延モード
        2. 7.3.4.2 カウンタ モードのリセット
      5. 7.3.5 プログラム可能なグリッチ除去フィルタまたはエッジ検出器マクロセル
      6. 7.3.6 周波数選択可能発振器
    4. 7.4 デバイスの機能モード
      1. 7.4.1 パワーオン リセット
    5. 7.5 プログラミング
      1. 7.5.1 ワンタイム プログラマブル メモリ (OTP)
  9. 8改訂履歴
  10. 9メカニカル、パッケージ、および注文情報
    1. 9.1 付録：パッケージ オプション
    2. 9.2 テープおよびリール情報
    3. 9.3 メカニカル データ

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.3.5 プログラム可能なグリッチ除去フィルタまたはエッジ検出器マクロセル

TPLD801-Q1 には 1 つのマクロセルがあり、プログラマブル フィルタ (PFLT) またはエッジ検出器 (EDET) として構成できます。PFLT マクロセルを使用すると、tpflt_pw および tpflt_pd で特性化される遅延 (tpflt_d) を生成できます。tpflt_pw は 125ns、250ns、375ns、500ns に設定でき、tpflt_pd は約 40ns の固定値です。さらに、マクロセルの出力は、立ち上がりエッジ検出、立ち下がりエッジ検出、両方のエッジ検出、または両方のエッジ遅延の 4 つのオプションのいずれかに構成できます。最後に、このフィルタは短いローパス フィルタとして動作し、出力を非反転または反転に設定できます。

TPLD801-Q1 プログラム可能なフィルタおよびエッジ検出器のブロック図図 7-16 プログラム可能なフィルタおよびエッジ検出器のブロック図
注: 入力信号は tpflt_d より長くする必要があります。長くしないと、フィルタによって除去されます。
TPLD801-Q1 プログラム可能なフィルタおよびエッジ検出器の出力タイミング図の例図 7-17 プログラム可能なフィルタおよびエッジ検出器の出力タイミング図の例